多核DSP系統高速傳輸核心的IP設計

摘要：針對現代高性能嵌入式系統對高速數據傳輸的應用需求，RapidIO高速串行總線作為新一代嵌入式系統互聯總線，具有高速度、低延時、高可靠性等特性，能夠很好地適應嵌入式多核DSP系統高速數據傳輸的要求。本文介紹了互聯總線的發展過程，分析了高速串行RapidIO協議特點，針對多核DSP領域嵌入式系統的要求，給出了基于串行RapidIO總線互聯的核心IP設計。
關鍵詞：RapidIO；嵌入式系統；多核DSP；互聯

引言
對于IO互聯體系架構的復雜要求是系統工程化應用需要直接面對的挑戰。DSP互聯技術的研究已經成為新興的熱點問題。
DSP之間互聯的方式有很多種，高帶寬的片間、板間互聯技術成為需要重點突破的關鍵技術。

1 高速互聯點對點交換技術
無論是單分段共享總線互聯系統，還是級聯的多分段共享總線互聯系統，在這類基于共享的總線體系結構中，所有通信無不是在爭用總線帶寬，由此造成外設越多可用帶寬就越少，從而帶來嚴重的傳輸瓶頸。不僅如此，在基于共享的并行總線上，大量的引腳數目也帶來一定的電氣特性和機械特性等問題，使得信號頻率以及信號可傳輸距離都受到很大程度的制約。
因此，需要一種可升級的新型高性能系統體系結構，于是出現了點對點交換式總線，典型的新型總線有PCI-Express、InfiniBand、Hyp erTransport、RapidIO等。
總線互聯技術的發展過程如圖1所示。其中，Infiniband的目標應用是系統域(SAN)互聯，系統域網絡用于構建集群系統以得到更大的系統。RapidIO互聯架構是一個開放的標準，可以滿足嵌入式基礎設施在應用方面的廣泛需求。HyperTransport和PCI-Express雖然具有某些與RapidIO相同的特征，但把它們視為PCI總線的點到點版本更為恰當。

在這幾種新型總線技術中，RapidIO主要面向高性能嵌入式系統互聯通信，是一個開放的點對點分組交換標準，可連接多處理器、存儲器、網絡設備中的存儲器映射I／O器件、存儲子系統等。這一互聯技術可以實現1～60Gbps的性能水平，可以在8對LVDS差分線上實現全雙工的10 Gbps數據傳輸。RapidIO以其高帶寬、低延時及具備硬件保證達99．999％的高可靠性(即系統處于出錯狀態的時間僅為0．001％)為多核DSP系統的互聯提供了良好的解決方案。

2 基于RapidIO多核DSP系統高速互聯的設計
2．1 RapidIO IP核的設計
RapidIO IP核可以分為6大部分：邏輯及傳輸層協議實現。包括負責事務組包、拆包等功能的邏輯及傳輸層模塊；物理層協議實現，包括包的控制符號傳送、流量控制、錯誤管理等功能的物理層模塊；負責對寄存器進行讀寫操作的寄存器管理模塊；集中實現各層寄存器的寄存器組模塊；時鐘及復位模塊；用戶定義模塊。其結構如圖2所示。

2．2 多核DSP互聯接口總體方案
越來越多的高速信號處理系統采用多DSP核進行數據運算，用可擴展的RapidIO構建互聯結構是非常有效的一種方式。例如一個可擴展的4核DSP系統，網絡采用4×4的mesh拓撲結構，在4塊芯片上實現，芯片內部互聯采用并行總線，芯片之間互連采用基于RapidIO物理層協議的高速串行總線，結構如圖3所示。

這樣的設計并非把RapidIO應用集中，把單個芯片作為RapidIO拓撲結構的一個節點，而是把整個片上網絡作為RapidIO拓撲結構的一個節點。網絡內部的協議完全自定義，不僅能利用RapidIO接口對基于片上網絡架構的多核DSP系統作片外擴展，又能使片上網絡的拓撲結構不依賴于RapidIO獨立設計。因為在RapidIO的拓撲結構中，數據交換的單元是交換開關，而本設計中數據交換由獨立于RapidIO協議的路由器來完成。如果需要兼容其他的總線協議，只需要更改網絡接口的設計，極大地簡化了工作。
2．3 4核DSP網絡接口的結構
為了實現多核DSP之間的數據通信，互聯接口必須能夠解析來自片上網絡的數據包并轉換成RapidIO IP核所需要的數據格式，或者接收來自RapidIO IP核的數據，并按照網絡協議組裝成數據包在網絡上發送，實現片上網絡同片外DSP核的通信。互聯接口要支持不同時鐘域的數據傳輸，滿足片上網絡全局異步、局部同步的時鐘要求，還需要能夠檢測來自網絡數據包的錯誤，保證可靠傳輸，并使用基于信用量的流控機制，防止緩沖器溢出造成數據丟失。網絡接口使用多個虛通道技術緩解網絡死鎖，提高網絡的吞吐率。根據這些要求設計的多核DSP互聯接口結構如圖4所示。

4個DSP通過串行RapidIO互相連接起來，在幾個DSP內部利用串行RapidIO協議，數據在幾個DSP之間高速運轉。另外，還可以通過一個外部的控制處理器來實現控制這幾個DSP的一些功能，可根據需要給每個DSP分配不同的算法模塊，對多個DSP進行負載均衡，從而實現更高的運算效率。

3 RapidIO專用電路中核心IP模塊設計
RapidIO協議可以用大規模集成電路來實現，通過協議本身的控制作用完成對數據通路的控制作用。因此RapidIO專用集成電路就是基于這個協議的框架結構，從根本上解決嵌入式系統互連的通信問題，從而提高系統的整體性能。
3．1 發送和接收IP模塊設計
發送和接收模塊主要圍繞采用的雙端口存儲器進行復雜的控制邏輯設計。根據協議的要求，可在RapidIO專用電路的雙口SRAM中規定一個口寫數據，一個口讀數據，從而降低控制邏輯設計的復雜性。在本設計中規定A口是只寫的，而B口是只讀的，它們的數據寬度為32位，深度為1024。