Cadence與Virtuoso設計平臺獲得TSMC 20納米Phase I認證

　　全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，日前宣布針對20納米設計、實現和驗證/簽收， Cadence的Encounter數字與Virtuoso定制/模擬設計平臺獲得了TSMC Phase I認證。

　　TSMC認證了該20納米設計規則手冊(DRMs)的工具以及SPICE模型。早期應用者正在使用該流程與工具，同時TSMC、Cadence和設計工程師們正在繼續展開密切合作。

　　Cadence Encounter^® RTL-to-GDSII數字流程 包含對20納米規則的支持，還有創新的圖例安置、優化、門控和布線。對于定制/模擬，認證覆蓋高級Virtuoso SKILL Pcell橋接，應對復雜的設備級規則，以及設計內回路偵測，使用簽收質量DRC，并集成Cadence物理驗證系統(PVS)。

　　簽收技術方面，Cadence QRC提取和Cadence PVS，包含全DRC/LVS物理驗證，Encounter功耗系統(EPS)、電遷移和IR都獲得認證。兩家公司正共同朝著Encounter時序系統(ETS)認證而努力。

　　“與TSMC的緊密合作和共同的研發工作，把我們帶到了這個重要的里程碑，”Cadence硅實現部門產品市場總監Dave Desharnais說,“我們正在與世界領先的半導體公司密切合作，這次認證為他們平穩過渡到20納米節點鋪平了道路。”

　　“TSMC認證是20納米完備性的重要里程碑，”TSMC設計基礎架構營銷高級主管Suk Lee說,“我們與Cadence的繼續合作展示了合作是如何推動創新，并使高級設計團隊從中獲益。”