基于FPGA的PPM系統設計與實現

　　PPM系統實現及時序仿真

　　Verilog編碼及原理圖

　　根據上述PPM系統的設計思想，基于FPGA的硬線邏輯特性，對各個功能模塊進行Verilog編碼來實現，并在頂層利用原理圖輸入的方式完成整機互聯。而其中又以窄脈沖成型、為防止信號出現毛刺所作的整形電路、脈沖位置檢測電路等為相對重要的模塊。

　　調制系統的頂層原理圖如圖4所示。

　　其中窄脈沖成型模塊性能的好壞影響著PPM脈沖對鄰近信道的干擾情況，在設計該模塊時可用觸發器與附加邏輯來做脈沖成型濾波，較為簡潔，其源代碼如下：

　　/*to generate the narrow pulse*/

　　module pulsegen (clk,din,dout) ;

　　input clk,din;

　　output dout;

　　reg temp;

　　assign dout=(~temp)& din;

　　always @ (posedge clk)

　　begin

　　temp<=din;

　　end

　　endmodule

　　解調系統的頂層原理圖如圖5所示，最長脈沖位置檢測模塊和最短脈沖位置檢測模塊統一由時鐘的上升沿觸發，起到了良好的同步作用。

　　其中最短脈沖位置檢測模塊相對更為重要，需要精確地移位兩個時鐘周期，可用串行移位寄存器實現，其源代碼如下：