借助ENCOUNTER VERISILICON成功出帶

Cadence Encounter數字IC設計平臺用于160萬門的SoC設計，并實現了自動化的倒裝片設計流程
Cadence設計系統有限公司近日宣布，世界領先的ASIC設計代工廠商VeriSilicon Holdings Co., Ltd.公司通過采用基于Cadence® Encounter®數字IC設計平臺的自動化倒裝片設計流程，實現了一個復雜、高速SoC倒裝片的成功出帶。這是VeriSilicon公司首次實現SoC的成功流片，并已投入量產。
借助SoC Encounter，VeriSilicon公司有效地降低了芯片的裸片尺寸，提高了性能，實現了時序優化，并取得了更好的電源集成度。這些優點為倒裝片設計帶來了很多好處，如在這個160萬門的SoC設計中，共集成了6個頻率為250 MHz的主時鐘，而裸片尺寸僅為8.4x8.4mm2 。該芯片采用SMIC 0.15um LV（低壓）1P7M制造工藝， BGA729 倒裝片封裝。
 “作為一家ASIC設計代工廠商，VeriSilicon公司一直致力于改善設計流程以更好地服務客戶。倒裝片SoC設計實現的最大問題是自動化的倒裝片設計流程，如自動化的金屬凸點分配和再分布線（RDL），” VeriSilicon公司設計方法學副總裁李念峰說，“Cadence SoC Encounter系統在我們的專用IO和VeriSilicon標準設計平臺（SDP）上運行良好，它的先進功能有效地加速了我們的倒裝片設計流程。”
Cadence SoC Encounter系統能夠根據金屬凸點的位置和分配來優化IO焊盤，或者根據焊盤的位置重新分配金屬凸點，以及根據用戶指定的約束和使用不同的布線寬度來實現自動化的再分布線。該系統還能自動將電源單元與金屬凸點連接起來，并通過驗證指令和自動化金屬凸點布局來實現驗證。Encounter QRC用于具有制造意識的寄生抽取，VoltageStorm®則用于電源分析。
     “我們非常高興VeriSilicon公司能夠選擇Cadence Encounter設計流程用于這個倒裝片SoC的設計開發，” Cadence公司企業副總裁戴偉進說，“自動化的金屬凸點分配和再分布線有效地縮短了整體設計時間，并極大地改善了設計的硅片質量（QoS）。Encounter集成化設計流程是縮短產品上市時間的重要因素。”