Tensilica90納米工藝流程下實現(xiàn)全面支持

　　可配置處理器內核供應商TensilicaÒ公司宣布增加了其自動可配置處理器內核的設計方法學以面對90納米工藝下普通集成電路設計的挑戰(zhàn)。這些增加支持Cadence公司和Synosys公司的工具的最新能力，包括自動生成物理設計流程腳本，這些腳本可以大幅降低功耗，自動輸入用戶定義的功耗結構以及支持串繞分析。

　　“90納米設計代表了IC設計工程師所面臨的最重要的新挑戰(zhàn)，”Tensilica公司市場副總裁Steve Roddy指出，“通過針對同級別最佳（best-in-class）的設計工具進行的腳本開發(fā)的自動化，我們可以加速客戶設計的面市”。

　　迎接90納米的挑戰(zhàn)

　　90納米硅工藝的一個巨大挑戰(zhàn)是動態(tài)功耗上升的非常顯著。為此，Tensilica公司利用Synopsys公司的Power Compiler™的低功耗優(yōu)化能力，同時在Xtensa LX內核和所有設計者自定義的擴展功能中自動的插入精細度時鐘門控，從而降低動態(tài)功耗。
另一個90納米硅工藝帶來的挑戰(zhàn)是電源軌（power rails）上大幅度的電壓降(IR drop)。新的自動生成的Xtensa布線腳本可以自動的將設計者自定義的功耗結構輸入到布線工具中去。

　　互連線的寄生效應是第三個90納米硅工藝的挑戰(zhàn)。決定所有深亞微米技術的信號延遲的互連線，受到布線寄生效應的嚴重影響。所以，互連線模型的精確性是一個關鍵的輸入。新的可自動生成的Xtensa 處理器布線腳本也可以自動的將電氣參數(shù)從特定工具的工藝文件輸入到更好的寄生效應模型中。
串繞的避免和時鐘歪斜/插入是90納米工藝下關鍵的設計要求。Tensilica公司的新腳本能夠自動的支持Cadence公司用來做串繞分析的CeltIC工具。在Synopsys公司的Astro和Cadence公司SoC Encounter工具中的布圖布線工具中，Tensilica公司的新腳本通過使用“有用歪斜模式（useful skew modes）”來實現(xiàn)可達到的最大時鐘速率。