半導體材料與工藝：未來半導體架構、晶體管、材料的巨大變化

在先進工藝方面，finfet將在3nm(30埃)節點后某處耗盡動力，仍在這些節點上工作的三家晶圓廠——臺積電、三星和英特爾，以及行業研究機構imec——正尋求某種形式的柵全能晶體管作為下一種晶體管結構，以獲得對柵漏的更嚴格控制。
在此之后，這種方法可能至少在多個節點上有效，并可能進一步推廣由imec開發的forksheet fet，這是一個中間步驟。(參見圖1)然而，這些公司都使用不同的命名約定、時間軸和技術組合，這使得很難確定在任何特定時刻哪個公司擁有技術領先地位。
圖1:N型和p型叉形片場效應晶體管對(左)和堆疊的納米片場效應晶體管(右)。來源:imec
臺積電業務發展高級副總裁Kevin Zhang說:“回顧過去，我們從雙極器件起步，然后轉向平面CMOS和3D finfet。”“現在我們正在轉向納米片柵極全能晶體管。但是晶體管的結構是會進化的。它不會是每一代或每一個節點，你必須引入一個新的架構，因為新的晶體管或架構需要很長很長時間。10多年來，我們一直在投資納米薄片技術，以便有足夠的信心將其引入2納米節點。”
代工廠將盡可能延長現有技術，因為每一次改變都是昂貴的。除了由代工廠開發新的制造工藝外，它還需要對涉及制造設備的數百個工藝步驟進行微調。這里的關鍵指標是制造每個晶圓所花費的時間，這有助于成本和時間來獲得足夠的產量。每個步驟都需要改變從EDA工具(需要在每個代工廠的每個節點和半節點進行認證)到各種設備插入制造流程的精確時間。對于復雜的芯片，可以有多個插入點。這使得實際的時間表很難確定，而且晶圓代工廠可能不會推進到下一個技術節點，直到他們用盡現有技術的改進。
臺積電(TSMC)是目前工藝的領導者，也是唯一一家處于領先地位的純代工企業，該公司計劃在2nm技術上轉向GAA fet。臺積電研發部高級副總裁Mii Yuh-jier在最近的一次展示會上表示，在相同功率的情況下，3nm的finfet將提供18%的速度提升，或在相同性能下降低34%的功率。使用納米薄片后，速度將提高10%至15%，功耗降低25%至30%，密度增加1.1倍。他還指出，現有的設計規則將在N2階段兼容，這將允許IP的重用。
英特爾將采用類似的方法，使用其版本的GAA FET，稱為RibbonFET。英特爾同樣表示，它在finFET技術上還有足夠的改進，可以將finFET擴展到更多的節點上。
英特爾副總裁兼產品和設計生態系統實現總經理Rahul Goyal表示:“我們正在當前的生產節點上提供先進的finFET。“我們也在考慮下一代節點，它將在明年左右問世。然后，我們的最佳點——這是最先進的節點，我們相信我們可以有差異化——正在與幾個客戶進行開發。這將使我們進入2024年至2025年的時間框架，并更好地了解我們的客戶需要什么，以及如何實現它。我們面臨的挑戰是確保我們在早期階段與客戶合作，以盡可能加快我們的學習，然后讓我們的生態系統和合作伙伴為我們的客戶服務。這個生態系統非常強大，多年來變得非常活躍。在這個生態系統中有大量的研發工作。”
與此同時，三星電子將推出被稱為“多橋通道fet”的3nm GAA技術。該公司聲稱，與5納米finFET相比，該技術可以減少45%的功耗，提高23%的性能，并減少16%的面積。下一代將減少高達50%的電力消耗，提高30%的性能，減少35%的使用面積。三星所宣揚的關鍵改進之一是可調節的通道寬度，這可以減少驅動信號所需的功率。
接下來是什么?
在GAA fet之后，技術的下一個革新可能會包括堆疊GAA fet，也被稱為互補fet (CFETs)，高達50%的縮放。這一改變至少將納米薄片擴展了幾個節點。可以疊加多少層可能會決定這項技術的可擴展性。
Lam Research的計算產品副總裁David Fried說:“我們正在研究橫向納米線、納米片，以及橫向納米線和納米片在一定程度上的疊加，以實現未來幾代技術的發展。”“每個人都喜歡查看先進設備的完整列表，查看垂直和橫向設備和堆棧，但做出任何這些改變所需的投資都是如此重要，所以制造商最好在進行轉型之前，確保他們至少能從一個重大轉變中獲得幾個節點。你盡量不要一次一個節點做出這些決定。”
CFETs預計將在14埃(1.4nm)左右開始出現，或者不管實際數字是多少——目前還沒有確定。CFETs已經在繪圖板上超過十年了，被認為是從納米片和叉片fet進化的一步。在CFETs中，net和pet導線堆疊成單線或雙線結構，在限制柵極電流泄漏的同時，提供了面積和密度優勢。這種泄漏就是為什么即使在設備關閉的情況下，電池仍會耗電或電力繼續流動的原因。圖2:cet結構。資料來源:Coventor，Lam Research旗下公司
反思一些基礎知識
與過去不同的是，在過去，一個流程可以簡化為數十億個相同設計單元，而現在，終端用戶要求針對特定應用程序提供更定制的解決方案。在某些情況下，這些是為內部使用而設計的，比如超大規模的數據中心。這就限制了行業對特定設計的學習，進一步減少了更小的體積。
更糟糕的是，其中一些設備被用于安全和關鍵任務的應用。因此，除了生產有限的數量外，還需要在更長的壽命中增加可靠性。
為此，正在制定一些有趣的戰略來處理這些問題和有關問題。例如，與其期待設計中的每一個晶體管或互連線都能完美地工作——達到100%的成成率——這個想法是能夠在芯片生命周期的任何時刻識別出哪些是壞的，哪些是壞的。這里的重點是韌性。在過去，這是通過冗余來實現的，通常的態度是晶體管是免費的。但是在異構設計中，這種方法太昂貴了，其中一些計算元素和內存是由不同的供應商創建的。
“有兩個問題，”PDF Solutions的首席技術官Andrzej Strojwas說。“首先，你如何在很早的時候就確定電路不能工作?第二，如何構建可重構的互連?你可以使用有源電路來重新配置互連。標準的做法是在制造過程結束后進行測試然后燒保險絲。但如果你有內聯的信息，通過電子束流掃描在低水平的金屬層面，你可以更有效地做到這一點。粒度是不同的。”
當索尼在2000年推出基于IBM Cell處理器的Playstation 2時，它設計了6個核心，而實際上只需要5個核心。這種方法在當時被認為是革命性的。但可重構性讓人們對從設計到制造過程中發生的事情有了全新的理解，包括實時分析，根據需要重新布線信號的能力，以及更精確地劃分設計。
光刻技術也將經歷一個重大而昂貴的轉變。EUV在大約10年的延遲后被用于5nm的大規模生產，已經落后了。在3nm和2nm時，將再次需要多圖形化，除非ASML——前沿光刻設備的唯一來源——能夠推出高數值孔徑EUV(高na EUV)，并且價格合理。高na EUV的孔徑為0.55，而高na EUV的孔徑為0.33，它使用變形透鏡能夠正確地打印晶圓邊緣的特征。但并非所有金屬層都需要高NA EUV，這意味著它可能會作為一個點工具集成到制造流程中，而不是一刀切。
另一個獲得關注的戰略是設計技術協同優化，它比過去更緊密地將前端設計與制造聯系在一起。DTCO已經存在多年，但它只在最先進的節點上得到使用。
“在平面CMOS時代，設計師和技術可以預測節點的規模，”Synopsys硅工程集團產品營銷總監Ricardo Borges說。“隨著finfet的引入，這種直覺變得不那么可信了，finfet在混合中引入了一些新東西，使預測節點的特征變得更加困難。今天，有更多的種類和更多的架構需要探索。例如，在近期，我們將看到gate-全能技術的早期發布。除此之外，還有幾種類型的設備、更多的晶體管架構、更多的材料和系統需要評估。在某種程度上，硅可能會被其他材料取代。我們已經看到了新的金屬，比如未來的互聯設備用的釕和鉬，以及射頻設備用的鉍和銻，因為它們的電阻率更低。然后有一些特定的結構，imec稱之為縮放助推器，這可能是一種新的過程技術，以減少模式方法的可變性。”
另一種方法是根本不擴展到最先進的節點。UMC和GlobalFoundries等鑄造廠正在對成熟節點進行大量投資，這些節點正在使用替代方法來提高PPA。GlobalFoundries負責技術、工程和質量的高級副總裁格雷格·巴特萊特(Gregg Bartlett)說，目前使用的芯片有80%是在成熟節點上制造的，他預計隨著先進封裝、混合鍵合、芯片和更多領域特定設計的發展，這一數字將會增加。
不過，這并不會降低成熟節點的設計復雜性。巴特利特說:“我們從材料開始，然后設計芯片，而不是從終端市場開始，弄清楚他們想用設計做什么，以及哪些材料可以融入其中。”SOITEC公司擁有27種不同的SOI(絕緣體上硅)材料，它們具有不同厚度的盒子，不同厚度的硅，以及不同的晶體取向。理解為什么一種基質比另一種基質好是一個非常重要的考慮事項。這并不是因為材料的性質。因為當它被整合到系統層面的性能中時，你就會明白這是如何轉化的。”
不同的選項
令人驚訝的是，在所有的過程節點上都發生了大量的研發，而不僅僅是在前沿。隨著美國《芯片與科學法案》(CHIPS and Science Act)和歐洲《芯片法案》(European CHIPS Act)的通過，這些研究很可能會爆發，這兩項法案將匯集超過1000億美元的資金，用于各種相關領域的研究。
這包括用于多芯片和多模塊/包通信的硅光子學，它已廣泛用于數據中心內部連接服務器和存儲。它將越來越多地用于越來越短的距離。光非常快，傳輸信號所需的能量非常少，產生的熱量也非常少。但它也需要監測熱波動，這可能會把信號推到濾波器范圍之外，并檢查波導中的任何粗糙度，這會影響信號。與電子不同，光子不喜歡角落，這是在芯片中構建光子技術的挑戰之一。
巴特利特說:“對我們來說，我們希望能夠模擬兩種設備以某種形狀或方式組合在一起，并能夠模擬這兩種設備的組合。”“EDA的人在后臺做得很好。我們剛剛與一家EDA供應商就我們的45CLO平臺(C、L和O是不同的波長波段，每一個損耗都不同)發布了公告，因為現在你們正在嘗試做電光。這些都是行業的前沿領域，我們正努力為客戶提供正確的設計工具。”
專業代工產品也在蓬勃發展。“強勁的晶圓需求使我們的晶圓廠滿負荷運轉，價格與整體營收的比例高于平均水平，”聯華電子總裁王建新(Jason Wang)在最近的財報電話會議上表示。非易失性存儲器、電源管理、RF-SOI和OLED顯示驅動器等SoC技術是5G、AIoT和汽車領域的必要應用。我們專注于專業技術的戰略是成功的，現在這為我們貢獻了超過一半的晶圓收入。”王指出，汽車的持續電氣化也是未來增長的催化劑。
其他選項
也許最大的變化來自于封裝選擇和Chiplet方式。有許多方法可以將不同的部分組合在一起，包括在最先進的節點上開發的數字邏輯與其他邏輯、模擬以及在成熟節點上開發的各種類型的存儲器的混合。事實上，隨著設計變得越來越異構，并為特定的應用程序和用例定制，對它們添加更大的靈活性的需求也越來越大。
Flex Logix的銷售、營銷和解決方案架構副總裁Andy Jaros說:“我們采訪的一個客戶有一個非常復雜的中斷控制器。“他們需要預測客戶在啟動芯片時可能出現的所有不同排列，包括與外部世界連接或可用的外設，他們試圖在軟件控制下做到這一點。他們發現無論他們如何配置它或者中斷控制器有多復雜，中斷控制器都不受支持。這就是嵌入式FPGA發揮作用的地方。您可以有一個更簡單的中斷控制器，并且該中斷控制器是針對每個客戶專門設計的。因此，現在您不必預測每一個潛在的啟動情況或啟動序列或組合變化。基本上，當客戶需要它時，你生成一些新的RTL，并將其放入客戶的排序需求中。”
混合和匹配各種成分和過程也會產生一些意想不到的結果。考慮混合焊接，它提供了一種比焊接更直接的方式來連接不同的組件。
Brewer Science的晶圓級加工事業部執行董事Kim Yess說:“由于焊料的緩慢溫度過程，這限制了他們想要做的很多下游應用。”“我們也發現，有些客戶在進行焊錫球集成時，遇到了非常嚴重的變形或斷裂問題，因此他們現在考慮采用混合焊接。這將比真正的異質整合更快。”
銅到銅的混合鍵是最遠的，但工作正在進行中使用介質的鍵合。布魯爾科學公司(Brewer Science)的科學家白東順(Dongshun Bai)表示:“我們正在與聚合物介電材料并行工作，以實現同樣的目的。”“它仍處于早期發展階段。”混合粘接的另一個優點是它減少了粘接中的應力點，這些應力點會導致焊料球出現裂紋，特別是在邊角處。“我們已經聽說了一些重大的挑戰，比如橫向對齊，”白說。“如果校準小于2微米，他們可能會有一些問題。如果微凸連接變得更小，穩定性將是一個問題。”
未來
與過去不同的是，當整個芯片行業都步調一致地走向下一個進程節點時，有許多可能的途徑在考慮之中。現有的節點可以使用曲線掩模形狀在掩模上更精確地打印特征。D2S首席執行官藤村昭說:“今天，即使你畫一個圈，它在口罩上也會變形。”“要想每次都能做到一致，它必須要大得多，而那是沒有用的。所以你必須走到生存能力的邊緣，根據定義，它幾乎是變化的，因為要可靠，它必須更大。但你的工作是讓它盡可能小。”
這就是曲線遮罩的位置。使用多波束電子束，掩模形狀可以更準確地打印出來，基本上可以關閉為解釋這些不準確性而創建的空白。如果操作正確，這些技術可以幫助擴展節點。
如果這還不夠，目前正在進行的有關碳納米管FET的2D材料的開發工作，已經進入了所有領先代工廠的雷達范圍。這些結構是否真的會在主流應用中實現，在特殊芯片中實現，或者根本就不存在，還有待觀察。在繼續研究使用特殊材料的不同晶體管結構的同時，領先的代工廠正在尋求架構和先進封裝作為可能的途徑，無論是否有OSAT的幫助。
可以肯定的是，競爭不是在減弱，而是在升溫，這場競賽正在以盡可能低的成本和最大的可靠性快速“大規模定制”半導體。現在的問題是，哪條道路是最好的，這還有待證明。