讓臺(tái)積電獨(dú)吃蘋果的關(guān)鍵者,帶著Chiplet技術(shù)首度“獻(xiàn)聲”SEMICON China
此次受邀的臺(tái)積電研究發(fā)展組織系統(tǒng)整合技術(shù)副總余振華,在會(huì)中詳解讓摩爾定律持續(xù)的三大先進(jìn)封裝技術(shù):整合型扇出 InFO、2.5D 的 CoWoS、3D IC,以及 Chiplet 小芯片趨勢(shì)的興起。
對(duì)于 Chiplet 小芯片近年來成為國(guó)際半導(dǎo)體廠、IC 設(shè)計(jì)公司的熱議焦點(diǎn),余振華以三國(guó)演義的“天下大勢(shì),分久必合,合久必分”,來作為注解。
余振華畢業(yè)于臺(tái)灣清華大學(xué)物理系,研究所轉(zhuǎn)念材料,之后到美國(guó)佐治亞理工學(xué)院獲得材料科學(xué)工程博士。他加入臺(tái)積電超過 20 年,參與過不少“戰(zhàn)役”,最有名一役當(dāng)屬 2000 年左右的 0.13 微米銅制程技術(shù)。
聞名業(yè)界的銅制程戰(zhàn)役
約莫 1997 年時(shí),當(dāng)時(shí)執(zhí)半導(dǎo)體技術(shù)牛耳的 IBM,首次發(fā)表銅制程技術(shù),在此之前半導(dǎo)體都是采用鋁制程。
銅的優(yōu)勢(shì)是電阻系數(shù)比鋁低很多,但電流流量大時(shí),會(huì)出現(xiàn)電遷移(electromigration)現(xiàn)象,若是電阻系數(shù)夠低,可以降低電遷移所導(dǎo)致的原子流失。
銅制程的另一個(gè)關(guān)鍵是以 Low-K Dielectric(低介電質(zhì)絕緣)作為介電層的材料。銅就像是骨頭,Low K 材料是肌肉一樣,彼此都非常關(guān)鍵。
早年的半導(dǎo)體技術(shù)都是技轉(zhuǎn)自 IBM,很少有自己開發(fā)。當(dāng)年,IBM 發(fā)表了銅制程與 Low-K 材料的 0.13 微米新技術(shù)后,同樣也希望臺(tái)積電、聯(lián)電這些半導(dǎo)體公司都能采用。
2000 年以前,臺(tái)積電與聯(lián)電這兩家公司的體量、技術(shù)實(shí)力并沒有像現(xiàn)在差距這么大。
在 0.13 微米的銅制程上,聯(lián)電一如過往向 IBM 買技術(shù); 但臺(tái)積電決定要自己開發(fā),這是拉開臺(tái)積電與聯(lián)電技術(shù)實(shí)力,歷史上的關(guān)鍵一役。
當(dāng)時(shí) IBM 的 0.13 微米銅制程技術(shù)屬于實(shí)驗(yàn)室開發(fā)階段,聯(lián)電買下來實(shí)際生產(chǎn)后,遇到很多的問題,包括良率過低,很難進(jìn)入量產(chǎn)規(guī)模等。
但是,臺(tái)積電的 0.13 微米銅制程自主開發(fā)技術(shù)成功了。余振華接受媒體采訪時(shí)曾分享過程中一些有趣的經(jīng)驗(yàn)。
每天開會(huì)前先問:對(duì)手做出來沒?
當(dāng)時(shí)臺(tái)積電的自主開發(fā)是直接上生產(chǎn)線開發(fā),但大家都對(duì)銅材料不熟悉,非常怕稍有差池,制程中若發(fā)生污染會(huì)導(dǎo)致整個(gè)廠區(qū)擴(kuò)散,因此有著很嚴(yán)謹(jǐn)?shù)墓芾砹鞒獭?/span>
為了與其他工程師做區(qū)隔,當(dāng)時(shí)在無塵室里面,所有人都穿白色的無塵衣,只有這群開發(fā) 0.13 微米銅制程的工程師是穿粉紅色無塵衣,好讓大家容易“回避” 。
還有,在廠區(qū)內(nèi)很多地板上都畫上路線,要求這群 “特殊工程師” 不能隨意越線。
甚至,整個(gè)開發(fā)團(tuán)隊(duì)對(duì) “敵情” 的進(jìn)度與掌握,一直處于十分高壓且緊繃的狀態(tài)。
余振華曾描述,當(dāng)時(shí)每天早上開會(huì)前第一件事,就是先問對(duì)手(聯(lián)電)有沒有什么消息?有沒有出來開記者會(huì)宣布做出來了?確定沒有,再來開會(huì)。然后,晚上前再重復(fù)一次這樣的流程,確定對(duì)手沒有動(dòng)靜后,才能互道晚安。
其實(shí),臺(tái)積電面臨的技術(shù)競(jìng)爭(zhēng)對(duì)手并非聯(lián)電,應(yīng)該說是整個(gè)泛 IBM 技術(shù)聯(lián)盟。
當(dāng)時(shí) IBM 半導(dǎo)體技術(shù)強(qiáng)大,很少人敢挑戰(zhàn),臺(tái)積電第一次做出如此 “膽大妄為” 的決定,研發(fā)團(tuán)隊(duì)的壓力之大可以想像。
余振華在臺(tái)積電另一個(gè)有名戰(zhàn)役,是當(dāng)時(shí)領(lǐng)軍的 “整合連結(jié)與封裝” 部門,成功研發(fā)出高端封裝技術(shù):InFO(整合扇出型封裝)和 2.5DCoWoS,讓蘋果的 iPhone 處理器離不開臺(tái)積電的技術(shù)。
因?yàn)楦叨朔庋b技術(shù)的成功,讓臺(tái)積電從前端一路做到后端完成整合,突破技術(shù)和良率瓶頸,從蘋果的 A11 處理器開始,臺(tái)積電都是獨(dú)家代工,更掀起傳統(tǒng)封裝廠開始大舉投入高端封裝的熱潮。
封裝技術(shù)的 “上位” 之路
過往封裝技術(shù)屬于半導(dǎo)體產(chǎn)業(yè)的 “末流” 技術(shù),為什么這幾年開始進(jìn)入主流之路?回答這個(gè)問題之前,先來看看什么是 2.5D 封裝技術(shù)。
電路板上有很多芯片,每一個(gè)芯片都在自己負(fù)責(zé)的功能,幾個(gè)芯片串連起來,彼此溝通,就變成一個(gè)小系統(tǒng)。
一個(gè)系統(tǒng)性能的展現(xiàn),不能單看單一顆芯片的表現(xiàn),而是要看整個(gè)系統(tǒng)一起運(yùn)作的性能展現(xiàn)。
例如一個(gè)芯片用 3nm、5nm 打造很厲害,性能強(qiáng)且信號(hào)傳輸很快,但放在系統(tǒng)里,如果每一顆芯片的傳遞時(shí)間太長(zhǎng),整體系統(tǒng)展現(xiàn)的速度仍是會(huì)慢下來,且會(huì)損失功耗。
系統(tǒng)展現(xiàn)的速度要快,最簡(jiǎn)單的概念是芯片之間的距離要夠短。
可是,電路板上的芯片彼此之間的距離都是以公分計(jì)算,傳輸速度當(dāng)然快不了; 反觀一顆芯片中,每個(gè)晶體管之間的傳輸是以奈米的距離來算,自然運(yùn)作很快。
這樣的問題長(zhǎng)久累積下來,形成信號(hào)在芯片中跑得很快,但每顆芯片彼此之間的溝通卻變得很慢,出現(xiàn)瓶頸。
電路板上每顆芯片的功能和溝通頻繁度不太一樣。有些芯片是偶爾才溝通一次,因此,慢一點(diǎn)沒關(guān)系。
有些芯片之間需要時(shí)常保持聯(lián)系、時(shí)時(shí)溝通,像是 CPU 和存儲(chǔ)芯片、GPU 和存儲(chǔ)芯片、AI 芯片和存儲(chǔ)芯片等。
例如 GPU 運(yùn)算時(shí),需要一直到存儲(chǔ)芯片去抓資料來運(yùn)算,當(dāng) GPU 和 DRAM 兩個(gè)芯片的距離過大,速度一定會(huì)慢下來,且造成功耗增加。
為了改善這個(gè)問題,半導(dǎo)體廠開始從封裝方式來動(dòng)腦筋。
在傳統(tǒng)的封裝變下,電路板上的芯片距離太寬、線寬大,傳輸速度和功耗出現(xiàn)瓶頸。業(yè)界就開始思考,如果拿芯片的技術(shù)來做電路板,不就可以把電路板上的線寬變細(xì),而線寬變細(xì),就可以拉近芯片之間的距離,解除傳輸瓶頸,更重要是降低功耗。這就是 2.5D 封裝的概念。
3D 封裝難度非常高
那 3D 封裝又是什么樣的概念?
3D 封裝就是把一個(gè)芯片放在另一個(gè)芯片上,用堆疊的方式。可是,堆疊技術(shù)實(shí)際執(zhí)行起來非常不容易,有三個(gè)難以克服的瓶頸:
第一,上、下兩顆芯片要對(duì)準(zhǔn)。
第二,上、下兩顆芯片里面幾十億個(gè)晶體管都能對(duì)準(zhǔn)且溝通。
要讓上、下兩顆芯片對(duì)準(zhǔn),并非 3D 封裝技術(shù)最難的部分。最難的是讓堆疊上去的芯片,里面的幾十億的晶體管都能對(duì)準(zhǔn)且溝通。
第三,散熱問題很難解決。
基于這三個(gè)障礙,邏輯芯片要實(shí)踐 3D 封裝技術(shù)的難度非常高。
但反觀,存儲(chǔ)芯片做堆疊技術(shù)就容易多了,因?yàn)榇鎯?chǔ)芯片是標(biāo)準(zhǔn)化規(guī)格,每顆長(zhǎng)得都一樣,所以堆疊技術(shù)早已在 3D NAND 芯片中實(shí)現(xiàn)。
從上述的解釋路徑,可以很清楚看出,為什么半導(dǎo)體產(chǎn)業(yè)發(fā)展到近幾年,要延續(xù)摩爾定律前進(jìn)的重責(zé)大任,會(huì)落在封裝技術(shù)上。
Chiplet 概念興起
近期還有一個(gè)非常熱門的封裝技術(shù)興起,就是 Chiplet 小芯片技術(shù)。這也是余振華這次在 SEMICON China 2020 年的演講主題:Next Big Frontiers:Chiplet Integrations and More。
Chiplet 概念就是把一顆 SoC 分成好幾個(gè)芯片,讓每顆芯片的效能維持,但成本可以更低,是 SoP(System on Packaging)的概念。
SoP 看似很像多年前各界推行的 SiP(System in a Package)概念,但其實(shí)不一樣。
嚴(yán)格來說,SiP 不是一個(gè)成功的技術(shù),現(xiàn)在已經(jīng)很少人提起。SiP 就是把 2~3 顆芯片封裝再一起,但對(duì)于速度、功耗都沒有改善,只是把幾個(gè)小芯片封裝成一顆大芯片。
余振華指出,由于摩爾定律的瓶頸越來越多,“超越摩爾定律”、“后摩爾定律”的概念越來越重要。
在 “后 摩 爾 定 律 ” 時(shí) 代 ,開始把原本封裝在一顆芯片中的功能,拆成好幾個(gè)芯片后再整合,這種“系統(tǒng)整合” 技術(shù),開始成為半導(dǎo)體技術(shù)的主流路線之一。
另一個(gè)原因是,AI 和 5G 已經(jīng)成為半導(dǎo)體產(chǎn)業(yè)的最大推手,但對(duì)于性能的要求嚴(yán)苛,且為了縮減體積,也開始朝 “系統(tǒng)整合” 技術(shù)努力。
根據(jù)調(diào)研機(jī)構(gòu) Tractica 在 2019 年發(fā)布的數(shù)據(jù),在全球深度學(xué)習(xí)(Deep Learning)相關(guān)的芯片市場(chǎng)中,2019 年 CPU 規(guī)模約 30 億美元、GPU 約 60 億美元、ASIC/ASPP 約 20 億美元、Accelerator 約 3 億美元。
預(yù)計(jì)到 2025 年,CPU 市場(chǎng)成長(zhǎng)至 120 億美元,年復(fù)合成長(zhǎng)率 26%; GPU 市場(chǎng)達(dá) 200 億美元,年復(fù)合成長(zhǎng)率 22%; ASIC/ASPP 市場(chǎng)達(dá)到 300 億美元,年復(fù)合成長(zhǎng)率 57%; Accelerator 市場(chǎng)達(dá)到 15 億美元,年復(fù)合成長(zhǎng)率 31%。
由此可知,深度學(xué)習(xí)、AI 相關(guān)的 ASIC 和加速器芯片,未來五年將享受高度成長(zhǎng)。
再來看晶體管的微縮歷程,這兩年依循摩爾定律的步伐,已經(jīng)進(jìn)入 7nm/5nm 工藝技術(shù),接下來各家半導(dǎo)體廠要迎接小芯片 Chiplet 時(shí)代。
Chiplets 優(yōu)勢(shì)是降低成本。將一顆 SoC 切割成多個(gè)不同 Chiplet,效能仍維持 SoC 水平,不會(huì)因?yàn)榍懈疃鴾p損; 之后,再用先進(jìn)封裝技術(shù),透過密集且高速、高頻寬的連結(jié)來進(jìn)行內(nèi)部的溝通與互聯(lián),將多顆的 Chiplet 封包在一起。
根據(jù)余振華的介紹,Chiplets 有分為 Chip split 和 Chip partition 兩種,前者切割 SoC 以降低成本,后者的做法除了切割芯片之外,還可以重復(fù)使用 IP。
Chiplet 是起源于 1970 年代誕生的多芯片模組 MCM (Multi-Chip Module),為了彌補(bǔ)硅制程技術(shù)進(jìn)展趨緩所想出來的概念,近期被視為一種節(jié)省成本的技術(shù),應(yīng)用于 AMD 的 Epyc 系列 x86 處理器中而復(fù)活。
日前 AMD 推出第二代 EPYC 服務(wù)器處理器中,將 CPU 與 I/O 芯片組分開使用不同的制程技術(shù)來制造。
其中,CPU 繼續(xù)采用最先進(jìn)制程如臺(tái)積電 7nm 技術(shù),I/O 芯片組是采用格芯的 14nm 制程技術(shù),再通過 Chiplets 系統(tǒng)封裝模組化技術(shù)共同互聯(lián)封裝在同一顆芯片中。
臺(tái)積電的 Chiplets 整合技術(shù)是采用扇出型封裝 FOWLP(Fan Out Wafer Level Package)技術(shù)。
FOWLP 可以讓多種不同芯片,像是 WLP 制程般埋進(jìn)去,等于減一層封裝,假設(shè)放置多顆裸芯片,等于省了多層封裝,有助減低成本。
FOWLP 技術(shù)原理是在晶圓制程中,從半導(dǎo)體裸晶的端點(diǎn)上,拉出所需的電路到重分布層 (Redistribution Layer),進(jìn)而形成封裝。在這樣的基礎(chǔ)上就不需要封裝載板,更不用打線(Wire) 以及凸塊(Bump)因此可以降低生產(chǎn)成本和芯片的厚度。
為什么要做 Chiplet?
Chiplet 在半導(dǎo)體產(chǎn)業(yè)不是一個(gè)新議題,AMD 很早就使用在處理器架構(gòu)中,美國(guó) DARPA 也成立 Chiplet 相關(guān)研究計(jì)劃。
2019 年有武漢弘芯鎖定 Chiplet 概念為發(fā)展平臺(tái); 臺(tái)積電也在 2019 年開始對(duì)外宣布在 Chiplet 技術(shù)上的規(guī)劃。
臺(tái)積電跨入封裝技術(shù)多時(shí),在 2019 年才開始對(duì)外表示著力于 Chiplet 技術(shù),主要是以于臺(tái)積電的規(guī)模,Chiplet 能直接帶來的生意對(duì)于公司而言,實(shí)在太小了。但基于解開摩爾定律的瓶頸,臺(tái)積電也陸續(xù)開始將 Chiplet 技術(shù)使用在制程中。
臺(tái)積電并沒有把 chiplet 當(dāng)成是一種技術(shù)上的大突破,比較像是利用 chiplet 技術(shù)將不同制程節(jié)點(diǎn)的 die 進(jìn)行混合封裝,促進(jìn)新工藝技術(shù)的銷售。
一般會(huì)采用到這種技術(shù)的產(chǎn)品,多是屬于較高端的芯片,用 chiplet 封裝技術(shù)來滿足產(chǎn)品對(duì)于性能、尺寸、功耗上的要求。
隨著越來越多 IC 設(shè)計(jì)公司、晶圓廠等投入 chiplet 技術(shù)開發(fā)和推廣,也會(huì)將此技術(shù)的商業(yè)模式推向成熟,并且讓成本進(jìn)一步下降,進(jìn)而讓產(chǎn)業(yè)生產(chǎn)完善。余振華也介紹臺(tái)積電在后段封裝技術(shù)上的推進(jìn)。
除了既有的整合型扇出 InFO 技術(shù),以及 2.5D 的 CoWoS(Chip on Wafer on Substrate)技術(shù),臺(tái)積電也通過導(dǎo)線互連間距密度和系統(tǒng)尺寸上的升級(jí),發(fā)展出晶圓級(jí)封裝技術(shù)系統(tǒng)整合晶片(TSMC-SoIC)。
臺(tái)積電的 SoIC 先進(jìn)晶圓級(jí)封裝技術(shù),即是 3D IC 架構(gòu),且將多個(gè) Chiplets 整合成一個(gè)面積更小與輪廓更薄的 SoC 芯片。通過這樣的整合技術(shù),可以將不同高速、高頻寬、低功耗的異質(zhì) 3D IC 產(chǎn)品。
臺(tái)積電說明,因?yàn)閾碛凶钕冗M(jìn)制程的晶圓或晶片,以及混合匹配的前段 3D 和后段 3D 系統(tǒng)整合,客戶可以利用臺(tái)積電獨(dú)特的從晶圓到封裝的整合式服務(wù),來打造具差異化的產(chǎn)品。
總結(jié)而言,高端封裝和系統(tǒng)整合是半導(dǎo)體產(chǎn)業(yè)未來的趨勢(shì),適用正在蓬勃發(fā)展的物聯(lián)網(wǎng)、高速運(yùn)算等應(yīng)用; 而整個(gè)產(chǎn)業(yè)發(fā)展趨勢(shì)從 SoB(System on Board)到SoC(System on Chip),正在朝 SoP(System on Packaging)邁進(jìn)。
高端封裝成為未來半導(dǎo)體廠繼續(xù)摩爾定律之路的做重要武器之一,Chiplet 時(shí)代更會(huì)是“天下大勢(shì),分久必合,合久必分”的最佳演繹。
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