本系列文章從數字芯片設計項目技術總監的角度出發，介紹了如何將芯片的產品定義與設計和驗證規劃進行結合，詳細講述了在FPGA上使用IP核來開發ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發ASIC原型設計時需要考慮到的IP核相關因素，用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發原型驗證系統設計時需要考量的因素。在上篇文章中，我們分享了第二到第四主題，介紹了使用FPGA進行原型設計時需要立即想到哪些基本概念、在將專為ASIC技術而設計的I
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ASIC IP FPGA SmartDV
位于英國劍橋的電力電子技術創新企業Pulsiv Limited宣布推出效率超高*的65W USB-C GaN優化參考設計，該設計旨在解決電源中的復雜熱性能挑戰。這一備受期待的突破性開發成果將提供其他設計中所未有的獨特功能和優勢組合，必將徹底改變USB-C快速充電領域。 PSV-RDAD-65USB參考設計將Pulsiv OSMIUM技術與行業標準的準諧振反激變換器和高度優化、超緊湊的磁性組件相結合。它能大幅降低工作溫度、盡量減小損耗并縮小尺寸，引領了一系列突破功率轉換現有邊界的設計，旨在打造一個可持續的U
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Pulsiv USB-C 半有源橋
摘要：●? ?新思科技ARC HS4xFS處理器IP和新思科技IP開發流程均通過獨立審計機構SGS-T?V Saar的ISO/SAE 21434認證。●? ?獲得ISO/SAE 21434認證可應對不斷變化的網絡安全威脅，有助于在整個生命周期內為汽車系統提供長期的安全性與可靠性。●? ?經過安全風險分析（SRA）認證的新思科技ARC HS4xFS處理器IP助力開發者能夠以安全的方式將IP集成到系統中，從而滿足ISO/SAE 21434要求。●&n
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新思科技 ISO/SAE 21434 網絡安全合規認證 IP 汽車安全
在提到干擾對USB的影響時，差分數據傳輸與簡單的同軸電纜相比具有很大的優勢。在感性干擾效應(磁場)情況下，導線的絞合可以彌補干擾效應。●USB控制器的輸入/輸出不是完全對稱的，因此USB信號顯示出共模干擾。●Layout與HF/EMC不兼容，寄生電容和缺少波阻匹配會產生共模干擾。●電路設計(USB濾波器)不充分，濾波器影響信號質量，和/或插損太低。●接口設計(插座，外殼)不充分。不良的接地會減小電纜的屏蔽衰耗。濾波器具有不良的接地參考。●USB電纜不對稱、屏蔽不良以及沒有足夠好的接地。這種電纜會劣化信號質
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EMC 靜電測試 USB
本系列文章從數字芯片設計項目技術總監的角度出發，介紹了如何將芯片的產品定義與設計和驗證規劃進行結合，詳細講述了在FPGA上使用IP核來開發ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發ASIC原型設計時需要考慮到的IP核相關因素，用八個重要主題詳細分享了利用ASIC所用IP來在FPGA上開發原型驗證系統設計時需要考量的因素。在上篇文章中，我們介紹了將ASIC IP移植到FPGA原型平臺上的必要性，并對原型設計中各種考量因素進行了總體概述，分析開發A
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ASIC IP FPGA SmartDV
今天給大家分享我在github上看到的一個有意思的項目：使用微控制器 PIC16F1459 構建 DIP 開關 USB U盤。（附帶電路原理圖，PCB布局設計，原始應用程序。）主要是用撥片開關來進行配置設備，只需要撥動紅色開關就可以輕松配置文件。不需要編輯 XML 和 JSON 文件來存儲硬件或軟件的配置設置。這個項目分享給大家，步驟講解得很詳細，如果感興趣的可以動手試試。先放上成品圖。DIP 開關插電腦上圖DIP 開關 U 盤的后視圖和前視圖（顏值還挺高的）一、元件選擇作者總共設計制作了兩種不同版本的D
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MCU PIC16F1459 USB U盤
致力于亞太地區市場的國際領先半導體元器件分銷商—大聯大控股近日宣布，其旗下友尚推出基于意法半導體（ST）ST-ONEHP器件的140W USB PD3.1快充方案。圖示1—大聯大友尚基于ST產品的140W USB PD3.1快充方案的展示板圖近年來，快充行業不斷經歷創新升級，每一次技術的躍進都為充電的效率與安全性帶來革命性變革。特別是USB PD3.1快充標準的引入，更是為該行業的發展樹立了新的里程碑。該標準不僅將最大充電功率提升至240W，同時新增多組固定和可調輸出電壓檔位，可為各種電子設備提供更加靈活
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友尚集團 ST 140W USB PD3.1 快充方案
一站式定制芯片及IP供應商——燦芯半導體（上海）股份有限公司近日宣布成功研發出一款通用高性能小數分頻鎖相環（fractional-N PLL） IP，支持24bits高精度小數分頻，最高輸出頻率4.5Ghz，另外還支持擴頻時鐘（SSC）功能，可以為客戶提供多功能的小數分頻 PLL解決方案。PLL電路一般用于產生輸出頻率，輸出頻率值與PLL的參考輸入頻率呈倍數關系。小數分頻PLL通過頻率乘法比例的小數值，實現更精確的輸出頻率控制，從而提供更高精度和準確度的輸出頻率。SSC發生器是在一定頻率范圍內調制時鐘信號
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燦芯半導體 小數分頻 鎖相環 IP
半導體制程進入2奈米，擷發科技董事長楊健盟指出，IC設計難度陡增，未來硅智財、ASIC角色將更加吃重，協助IC設計以SoC方式因應AI新世代。楊健盟分析，過往IDM分拆晶圓代工之典范，將在IC設計上發生，AI時代IC設計大者恒大趨勢成形。 擷發科技已獲國際芯片大廠AI芯片外包訂單，楊健盟認為，現在芯片晶體管動輒百億個，考驗IC設計業者研發量能。大量采用基礎、接口IP使研發能力更能專注前段設計，海外大廠甚至將后段交由ASIC業者，未來倚重IP、ASIC趨勢只會更加明顯。中國臺灣半導體產業鏈在邏輯先進制程、先
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IC設計 IP ASIC
根據Technavio的報告，全球半導體知識產權（IP）市場規模預計將在2024年至2028年間增長27.1億美元。預計在預測期內，市場的復合年增長率（CAGR）將超過7.47%。復雜芯片設計和多核技術的使用推動了市場的增長，同時納米光子集成電路（ICs）的出現也是一大趨勢。然而，半導體IP的重復使用構成了一項挑戰。主要市場參與者包括Achronix Semiconductor Corp.、Advanced Micro Devices Inc.、Alphawave IP Group plc、Arm Ltd
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半導體知識產權 IP
EVLVIPGAN100PD是一個 100 W 的QR 模式的反激適配器電源，具有USB Type-CTM PD的高效能參考設計方案，它是一款基于 VIPERGAN100 的隔離式電源是一款新型離線高壓轉換器，具有
650 V HEMT 功率 GaN 晶體管，專為準諧振反激式轉換器設計，能夠在寬范圍內提供高達 100 W
的輸出功率。該方案具有：峰值效率 > 92%，符合IEC55022
B級傳導電磁干擾，有減少的EMI濾波器。評估板是使用意法半導體公司的新型先進離線切換器VI
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ST VIPERGAN100 USB 電源輸送適配器
IT之家 5 月 31 日消息，存儲模組企業宇瞻昨日宣布將在 6 月 4 日開幕的 2024 臺北國際電腦展上以“智慧引領 前瞻未來”為主軸，帶來系列存儲新品。宇瞻將在展會上展出全球首款采用單芯片控制方案的 USB4 移動固態硬盤。根據IT之家以往報道，群聯在 CES 2024 上就展示了符合宇瞻新聞稿中描述的單芯片主控 U21，該主控支持至大 8TB 容量，順序讀寫均可達 USB4 滿速。宇瞻還將帶來原生 DDR5-6400 的 DDR5 U-DIMM / SO-DIMM
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存儲 USB 4 宇瞻 臺北國際電腦展
芯片設計公司Arm今日發布了針對旗艦智能手機的新一代CPU和GPU IP（設計方案）：Cortex-X925 CPU、Immortalis G925 GPU。新產品均使用了其最新的Armv9架構，基于臺積電3nm制程工藝方案，針對終端設備在AI應用上的性能進行設計優化。此外還將提供軟件工具，讓開發人員更容易在采用Arm架構的芯片上運行生成式AI聊天機器人和其他AI代碼。預計搭載最新內核設計的手機將于2024年底上市。據官方介紹，新的CPU與GPU IP是目前旗下同類產品中性能最強的一代，新CPU性能提升3
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arm CPU GPU IP 3nm
●? ?西門子集成的驗證套件能夠在整個IC設計周期內提供無縫的IP質量保證，為IP開發團隊提供完整的工作流程西門子數字化工業軟件日前推出 Solido? IP 驗證套件 (Solido IP Validation Suite)，這是一套完整的自動化簽核解決方案，可為包括標準單元、存儲器和 IP 模塊在內的設計知識產權 (IP) 提供質量保證。這一全新的解決方案提供完整的質量保證 (QA) 覆蓋范圍，涵蓋所有 IP 設計視圖和格式，還可提供 “版本到版本” 的 IP 認證，能夠提升完整芯
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西門子 Solido IP IC設計 IC 設計
Diodes 公司 (Diodes)近日推出10Gbps符合汽車規格的交叉開關(Crossbar Switch)，為先進的車內連接功能帶來更多便利與性能。Diodes 全新開關PI3USB31532Q的設計可通過 USB Type-C? 連接器實現USB 3.2 與 DisplayPort? 2.1 信號路由，確保信號高度完整性，相較于傳統交叉多路復用器與 ReDriver? 信號調節器更省電。此款交叉開關適用于汽車后排娛樂系統與配備高分辨率大型顯示屏的智能座艙。PI3USB31532Q 支持三種符合 U
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Diodes 交叉開關 USB-C
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