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fsp:fpga-pcb 文章 最新資訊
基于FPGA的簡(jiǎn)易電壓表設(shè)計(jì)
- 傳統(tǒng)的數(shù)字電壓表設(shè)計(jì)通常以大規(guī)模ASIC(專(zhuān)用集成電路)為核心器件，并輔以少量中規(guī)模集成電路及顯示器件構(gòu)成。這種電壓表的設(shè)計(jì)簡(jiǎn)單、精確度高，但是由于采用了ASIC器件使得它欠缺靈活性，其系統(tǒng)功能固定，難以更新擴(kuò)展。而應(yīng)用FPGA設(shè)計(jì)的電壓表，采用FPGA芯片控制通用A/D轉(zhuǎn)換器，可使速度、靈活性大大優(yōu)于通用數(shù)字電壓表。、 本文采用STEP-MAX10M08核心板和STEP Base Board V3.0底板來(lái)完成簡(jiǎn)易電壓表設(shè)計(jì)，我們將設(shè)計(jì)拆分成三個(gè)功能模塊實(shí)現(xiàn)： ADC081S101_driver
- 關(guān)鍵字： FPGA ASIC
全而詳細(xì)的PCB抗干擾設(shè)計(jì)原則
- 抗干擾問(wèn)題是現(xiàn)代PCB電路設(shè)計(jì)中一個(gè)很重要的環(huán)節(jié)，它直接反映了整個(gè)系統(tǒng)的性能和工作的可靠性。目前，對(duì)系統(tǒng)的采用的抗干擾技術(shù)主要有硬件抗干擾技術(shù)和
- 關(guān)鍵字： PCB 抗干擾設(shè)計(jì)
基4-FPGA的大動(dòng)態(tài)范圍數(shù)字AGC的實(shí)現(xiàn)
- 1 引言在數(shù)字中頻接收機(jī)中，把A／D轉(zhuǎn)換提前到中頻部分，為保證A／D轉(zhuǎn)換的動(dòng)態(tài)范圍和系統(tǒng)帶寬，要求低噪聲放大器和自動(dòng)增益控制AGC(Automatic Ga
- 關(guān)鍵字： FPGA AGC 動(dòng)態(tài)范圍 數(shù)字
基于FPGA的正交數(shù)字混頻器中數(shù)控振蕩器的設(shè)計(jì)與實(shí)現(xiàn)
- 要CORDIC(COordination Rotation DIgital Computer)算法實(shí)現(xiàn)正交數(shù)字混頻器中的數(shù)控振蕩器的方法。首先推導(dǎo)了算法產(chǎn)生正余弦信號(hào)的實(shí)現(xiàn)過(guò)程,然后給出了
- 關(guān)鍵字： FPGA 正交數(shù)字 混頻器 數(shù)控振蕩器
HDMI 設(shè)計(jì)指南：HDTV接收機(jī)應(yīng)用中高速PCB的成功設(shè)計(jì)
- 引言 針對(duì)使用 HDMI 多路復(fù)用中繼器的用戶(hù)，本文提供了如何通過(guò)精心設(shè)計(jì)印刷電路板 (PCB) 來(lái)實(shí)現(xiàn)器件全部性能最優(yōu)化的設(shè)計(jì)指導(dǎo)。我們將對(duì)高速 PCB
- 關(guān)鍵字： HDMI HDTV PCB 設(shè)計(jì)指南
FPGA工作原理與簡(jiǎn)介
- FPGA工作原理與簡(jiǎn)介 如前所述，F(xiàn)PGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門(mén)電路有限的缺點(diǎn)。 由于FPGA需要被反復(fù)燒寫(xiě)，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過(guò)固定的與非門(mén)來(lái)完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿(mǎn)足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級(jí)FPGA采用Flash或者熔絲與反熔
- 關(guān)鍵字： FPGA Xilinx Altera
常用FPGA/CPLD四種設(shè)計(jì)技巧
- 常用FPGA/CPLD四種設(shè)計(jì)技巧,FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日
- 關(guān)鍵字： FPGA CPLD 設(shè)計(jì)技巧
FPGA/EPLD的自上而下設(shè)計(jì)方法
- FPGA/EPLD的自上而下設(shè)計(jì)方法,FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法： 傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的，如圖1所示。通過(guò)調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫(kù)，在電路原理圖中繪制所設(shè)計(jì)的系統(tǒng)，然后通過(guò)網(wǎng)表轉(zhuǎn)換產(chǎn)生某一特
- 關(guān)鍵字： FPGA EPLD 自上而下 設(shè)計(jì)方法
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