可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅動與匹配要求，其示意結構如圖1-2所示。FPGA內的I/O按組分類，每組都能夠獨立地支持不同的I/O標準。通過軟件的
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FPGA IOB 可編程 輸入輸出
第一個方向，也是傳統方向主要用于通信設備的高速接口電路設計，這一方向主要是用FPGA處理高速接口的協議，并完成高速的數據收發和交換。這類應用通常要求采用具備高速收發接口的FPGA，同時要求設計者懂得高速接口電
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FPGA 方向
引言汽車中的電子系統持續快速增長，因此對比一下汽車電子發展和消費類電子便攜式產品的發展將會大有啟發。如...
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FPGA 低成本 多總線橋接
概覽高端設計工具很少有甚至是沒有硬件設計技術的工程師和科學家提供現場可編程門陣列(FPGA)。無論你使用圖形化設計程序，ANSI C語言還是VHDL語言，如此復雜的合成工藝會不禁讓人去想FPGA真實的運作情況。在這個芯
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FPGA
Altera公司 (Nasdaq: ALTR)日前宣布，為汽車、工業、醫療和國防應用提供更新后的功能安全包。Altera的2012功能安全包支持更多的器件，并且增強了軟件支持，客戶采用Cyclone? IV FPGA開發安全關鍵設計時，降低了認證風險，并且符合最新的安全規范。更新后的功能安全包加速客戶的認證過程，支持開發人員大幅度縮短其開發時間。
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Altera FPGA
萊迪思半導體公司(NASDAQ: LSCC)日前宣布將參展于12月3日至6日在中國北京舉辦的中國國際社會公共安全產品博覽會(China Security Expo)，屆時將展出幾款新的基于FPGA的攝像機設計。即將展出的這幾款攝像機解決方案是與萊迪思合作伙伴組織共同開發。萊迪思的展臺位于展館E1的Y13-14。
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萊迪思 FPGA 傳感器
Altera公司(Nasdaq: ALTR) 日前宣布，提供FPGA業界的第一款用于OpenCL? 的軟件開發套件(SDK) (開放計算語言) 的軟件開發套件，它結合了FPGA強大的并行體系結構以及OpenCL并行編程模型。利用這一SDK，熟悉C語言的系統開發人員和編程人員能夠迅速方便的在高級語言環境中開發高性能、高功效、基于FPGA的應用。
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Altera FPGA OpenCL
主要FPGA供應商已經開始銷售集成了硬核處理器內核的低成本FPGA器件，SoC類FPGA器件最終會成為主流。為能夠充分發揮所有重要FPGA的靈活性，這些器件提供了FPGA設計人員和軟件工程師還不熟悉的新特性。設計人員需要考慮
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FPGA SoC
幀存是圖形處理器與顯示設備之間的數據通道，所有要顯示的圖形數據首先是存放在幀存之中，然后才送出去顯示的，因此幀存的設計是圖形顯示系統設計的一個關鍵。傳統上，可以用來設計幀存的存儲器件有多種，如DRAM、VR
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FPGA 幀
FPGA構成3/3相雙繞組感應發電機勵磁控制系統 1系統簡介3/3相雙繞組感應發電機帶有兩個繞組：勵磁補償繞組和功率繞組，如圖1所示。勵磁補償繞組上接一個電力電子變換裝置，用來提供感應發電機需要的無功功率，使功率繞
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FPGA 雙繞組 感應發電機 勵磁控制
在可靠的通信系統中，要保證接收端能正確解調出信息，必須要有一個同步系統，以實現發送端和接收端的同步，因此同步提取在通信系統中是至關重要的。一個簡單的接收系統框圖如圖1所示。 本文介紹一種基于現場可編程門
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FPGA 幀同步 法的研究
同步數字系統中的時鐘信號(如遠程通信中使用的)為系統中的數據傳送定義了時間基準。一個時鐘分配網絡由多個時鐘信號組成，由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執行關鍵的系統功能，很顯然應給予更多的關注，不僅在時鐘的特性(即偏移和抖動)方面，還有那些組成時鐘分配網絡的組件。
FPGA開發團隊不斷面臨過于繁瑣、復雜的時鐘網絡的挑戰。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設計更改的需要，迫使設計人員重新審視時鐘網絡。本文將探討FPGA時鐘分配控制方面的挑戰
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FPGA 時鐘
網絡化運動控制是未來運動控制的發展趨勢，隨著高速加工技術的發展，對網絡節點間的時間同步精度提出了更高的要求。如造紙機械，運行速度為1 500～1 800m/min，同步運行的電機之間1μs的時間同步誤差將造成30 μm的運動誤差。高速加工中心中加工速度為120 m/min時，伺服電機之間1μs的時間同步誤差，將造成2 μm的加工誤差，影響了加工精度的提高。
分布式網絡中節點的時鐘通常是采用晶振+計數器的方式來實現，由于晶振本身的精度以及穩定性問題，造成了時間運行的誤差。時
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FPGA 時鐘頻率
隨著諸如無線、有線和醫療/圖像處理應用的帶寬需求不斷提高，設計師們必須依賴必要的工具集來獲得其所需的實時信號處理功能。在無線領域，例如現有的3G 網絡覆蓋，如HSPA+和EV-DO(即3G+)以及現在新興的4G部署，主要的關注焦點在于數據吞吐量和回傳的要求。它們要能夠支持迅速增長的用戶群，以及使用這些技術實現的無數視頻和數據應用。因此就需要高速處理能力，以及同樣重要的高度可靠、高吞吐量和低延遲的接口協議，來支持這些應用中所必需的各種DSP(DSP farm)、協同處理和橋接應用的需要。并且與大多數系統
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FPGA RapidIO
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