利用Verilog HDL 硬件描述語言自頂向下的設計方法和QuartusⅡ 軟件,在復雜的可編程邏輯器件(FPGA, Field Programmable Gate Array)中實現了發電機組頻率測量計的設
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FPGA 發電機組 測量計 頻率
引言
本文采用FPGA實現了IDE硬盤接口協議。系統提供兩套符合ATA-6規范的IDE接口,一個與普通IDE硬盤連接,另一個與計算機主板上的IDE接口相連。系統采用FPGA實現接口協議,完成接口數據的截獲、處理(在本文中主要是數據加密)和轉發,支持PIO和Ultra DMA兩種數據傳輸模式。下面重點介紹用FPGA實現接口協議的方法。
1 IDE接口協議簡介
1.1 IDE接口引腳定義
IDE(Integrated Drive Electronics)即“電子集成驅動器”,又稱為A
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嵌入式系統 單片機 FPGA IDE硬盤 ATA-6 嵌入式
Actel 公司宣布專業從事視頻增強技術的瑞典LYYN AB公司已經利用Actel的ProASIC3系列現場可編程門陣列 (FPGA) 器件開發出軟件和硬件視頻處理平臺,此舉進一步顯示了低功耗單芯片FPGA技術所具備的先進創新性。這個解決方案提高了視頻錄像的清晰度,可在雪、霧、水底淤泥和黑暗環境中提供更好的可見度。LYYN的產品主要用于遙控操作車輛 (ROV) 和飛機 (UAV) 以及便攜式設備如水底攝像機和先進的監視系統等。
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嵌入式系統 單片機 Actel FPGA LYYN 嵌入式
嵌入式系統是當今計算機工業發展的一個熱點。隨著超大規模集成電路的迅速發展,半導體工業進入深亞微米時代,器件特征尺寸越來越小,芯片規模越來越大,可以在單芯片上集成上百萬到數億只晶體管。如此密集的集成度使我們現在能夠在一小塊芯片上把以前由CPU和若干I/O接口等數塊芯片實現的功能集成起來,由單片集成電路構成功能強大的、完整的系統,這就是我們通常所說的片上系統SoC(System on Chip)。由于功能完整,SoC逐漸成為嵌入式系統發展的主流。 SoC相比板上系統,具有許
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嵌入式系統 單片機 SoC 總線 Avalon 嵌入式
北京艾科瑞德科技有限公司日前宣布推出面向軟件無線電(Software Defined Radio,SDR)應用的解決方案—FFT-SDR-V4。由于采用了美國德州儀器公司(Texas Instruments,簡稱“TI”)最高運算能力的DSP(TMS320C6416, 1G)和Xinlinx高容量的FPGA (2000萬門),解決了軟件無線電發展中的瓶頸技術—信號處理的運算能力問題。 所謂軟件無線電,就是采用數字信號處理技術,在可編程控制的通用硬件平臺上,利用軟件來定義實現無線電臺的各部分功能:包括
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艾科瑞德 DSP FPGA 無線電 嵌入式 消費電子
直接數字合成器,是采用數字技術的一種新型頻率合成技術,他通過控制頻率、相位增量的步長,產生各種不同頻率的信號。他具有一系列的優點;較高的頻率分辨率;可以實現快速的頻率切換;在頻率改變時能夠保持相位的連續;很容易實現頻率、相位和幅度的數控調制等。目前可采用專用芯片或可編程邏輯芯片實現DDS[1],專用的DDS芯片產生的信號波形、功能和控制方式固定,常不能滿足具體需要[2]。可編程邏輯器件具有器件規模大、工作速度快及可編程的硬件特點,并且開發周期短,易于升級,因為非常適合用于實現DDS。
1 DDS的
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嵌入式系統 單片機 DSP Builder DDS FPGA 嵌入式
引 言
SoC(system on chip) 是微電子技術發展的一個新的里程碑,SoC不再是一種功能單一的單元電路,而是將信號采集、處理和輸出等完整的系統集成在一起,成為一個有專用目的的電子系統單片。其設計思想也有別于IC,在一個或若干個單片上完成整個系統的功能。
SoC開發和設計存在一些問題,如描述語言不統一、抽象層次低、仿真速度慢、可重用性差、設計性能無法保障、RTL級發現的問題需要重新進行整個的設計流程才能解決,因此SoC的建模與設計的方法成為當前刻不容緩的課題。上述種種問題與曾經困
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嵌入式系統 單片機 SoC 面向對象 SystemC 嵌入式
引言
低密度奇偶校驗(Low Density Parity Check Code,LDPC)碼是一類具有稀疏校驗矩陣的線性分組碼,不僅有逼近Shannon限的良好性能,而且譯碼復雜度較低, 結構靈活,是近年信道編碼領域的研究熱點,目前已廣泛應用于深空通信、光纖通信、衛星數字視頻和音頻廣播等領域。LDPC碼已成為第四代通信系統(4G)強有力的競爭者,而基于LDPC碼的編碼方案已經被下一代衛星數字視頻廣播標準DVB-S2采納。
編碼器實現指標分析
作為前向糾錯系統的重要部分,設計高速率低復
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嵌入式系統 單片機 LDPC FPGA 奇偶校驗 嵌入式
摘 要:針對傳統Otsu局部遞歸分割方法很難實時實現的局限性,提出了一種適合現場可編程門陣列(FPGA)中Nios II軟核處理器實現的快速Otsu局部遞歸分割算法,該算法的思路是把一次Otsu分割得到的目標區域作為新的圖像再進行一次Otsu分割,得到的結果作為最終分割閾值.利用并行Nios II和VHDL實現的硬件加速邏輯協同設計保證算法的實時實現。實驗結果表明,在不同的背景下,利用本文設計能夠實時穩定地對目標分割提取,具有較好的魯棒性。 關鍵字:FPGA&nb
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嵌入式系統 單片機 FPGA Nios II 0tsu分割 局部遞歸 嵌入式
摘要:本文設計了一個以FPGA為核心處理器實現紅外視頻圖像數字預處理的系統,利用Altera公司提供的DE2開發板,把系統大部分的功能模塊集成在一片FPGA 上,大大優化了整個系統的性能。該方案采用Altera公司推出的低成本、高密度的Cyclone Ⅱ系列FPGA,提高了系統的設計靈活性。細胞神經網絡IP核的開發,充分利用了細胞神經網絡在圖像處理方面的優勢,提高了整個系統的處理效率。實現了細胞神經網絡的一種高效數字實現方案,并且采用分布式算法可以提供更高的運行速度。 關鍵詞 邊緣檢測;細胞神經網絡;FP
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1 引 言
衛星移動通信系統所能提供的業務的可行性與質量在很大程度上受到衛星與移動終端間信道特性的影響。研究這些影響,就需要在一定傳播特性下進行實驗。由于條件所限,不可能進行實時現場實驗,這在技術和經費上都存在問題,所以采用一個能反映實際星地鏈路特性的信道模擬系統可以降低一些難度太大和成本超高的測試試驗的難度和成本,是一個很好的解決方法。
1.1 國內外的研究狀況
目前有很多科研機構和高校進行這方面的研究,例如:澳大利亞南澳大學研制出移動衛星信道模擬器MSCS-1,該模擬器具有記錄和重
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嵌入式系統 單片機 FPGA 模擬系統 衛星 嵌入式
Altera宣布,Silicon視頻系統(SVS)公司選用了低成本、低功耗Cyclone® III FPGA來生產市場上最緊湊的高性價比多畫面產品。多畫面產品用于專業音頻/視頻、安全監控和廣播監視等需要多幅圖像顯示處理的應用中。 在新的SVS多畫面產品中,Cyclone III FPGA實現了色彩空間轉換、FIFO、時鐘轉換,支持所有的顯示分辨率。在以前的多畫面產品中,實現這些功能需要采用多個分立器件。 作為Altera® Cycl
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消費電子 SVS FPGA 視頻系統 消費電子
在現代電子系統設計中,由于可編程邏輯器件的卓越性能、靈活方便的可升級特性,而得到了廣泛的應用。由于大規模高密度可編程邏輯器件多采用SRAM工藝,要求每次上電,對FPGA器件進行重配置,這就使得可以通過監視配置的位數據流,進行克隆設計。因此,在關鍵、核心設備中,必須采用加密技術保護設計者的知識產權。 1 基于SRAM工藝FPGA的保密性問題 通常,采用SRAM工藝的
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嵌入式系統 單片機 SRAM FPGA 加密 嵌入式
驗證復雜的SoC設計要耗費極大的成本和時間。據證實,驗證一個設計所需的時間會隨著設計大小的增加而成倍增加。在過去的幾年中,出現了很多的技術和工具,使驗證工程師可以用它們來處理這類問題。但是,這些技術中很多基于動態仿真,并依靠電路操作來發現設計問題,因此設計者仍面臨為設計創建激勵的問題。
設計者可以使用運行在處理器上的固件作為驗證仿真激勵的一部分,這也是目前通常采用的方法----使用全功能處理器模型。與在HDL中編寫激勵相比,固件作為激勵速度更快,并且更容易創建
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嵌入式系統 單片機 ARM SoC 仿真 嵌入式
在CDMA通信系統中,用于基站信號轉發的接收機是一個核心模塊,一臺接收機只是處理一路用戶的解擴解調顯然是不合理的,為了提高接收機的效率和降低成本,有必要設計一種多路CDMA信號通用解擴解調平臺。而FPGA具有功能強大,開發工程投資小,周期短,可反復編程修改,保密性能好,開發工具智能化等優點,本項目決定采用FPGA作為設計平臺;本文首先建立了CDMA信號的擴頻調制與解擴解調系統模型,然后提出設計這樣一個多路CDMA信號通用解擴解調平臺。該平臺將保證處理CDMA解擴解調的
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