- 本作品FPGA和430為核心部件，通過控制本振頻率，從而選定不同的電臺信號，經過混頻產生10.7M頻率信號，再經過FPGA解調，功放放大還原成聲音。在設計中，我們盡量采用低功耗器件，力求硬件電路的經濟性和精簡性，充分發揮軟件控制靈活方便的特點，來滿足設計要求。
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SDR 430單片機 FPGA VCO 鎖相環
- 系統以FPGA為控制核心，由MOSFET管全橋逆變電路以及其IR2110對其驅動、SPWM（正弦脈寬調制）波的生成、電壓電流的檢測、相位頻率跟蹤等模塊組成。其中SPWM波由在FPGA內部由軟件產生的三角波的正弦波經數字比較器比較產生。通過改變正弦波的幅值來調節調制比，調節SPWM波的占空比，從而調節電壓來達到功率最大。采用MPPT算法對系
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光伏并網發電 單相全橋逆變電路 FPGA IR2110 最大功率跟蹤
- 項目主要的控制算法部分用硬件描述語言實現，并做成控制模塊添加到FPGA系統中。在軟件設計部分，采用μC/OS-II進行多任務調度來實現PC機的人機界面控制、本地調試和遠程控制接口的通訊等。
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功率因數控制器 PWM FPGA 功率因數
- LED點陣顯示屏是集微電子技術、計算機技術、信息處理技術于一體的大型顯示屏系統。它以其色彩鮮艷，動態范圍廣，亮度高，壽命長，工作穩定可靠等優點而成為眾多顯示媒體以及戶外作業顯示的理想選擇。目前，已經被廣泛應用到軍事、車站、賓館、體育、新聞、金融、證券、廣告以及交通運輸等許多行業。
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LED點陣 控制系統 發光管 FPGA CPLD
- RFID(無線射頻識別)技術，又稱為電子標簽或者無線標簽識別，是一種利用無線射頻通信實現的非接觸式自動識別技術，被列為21世紀最有前途的重要產業和應用技術之一。
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RFID V2pro FPGA 射頻設別技術
- 本項目主要研究基于MicoBlaze導航處理器的組合導航的作用原理及其實現。目前已經完成大部分軟件程序的編制，現已完成外圍電路模塊的研制工作。
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導航 FPGA
- 我們采用數據融合與智能技術，對數據進行預處理，加以控制地進行數據的遠程傳輸，采用高性能多核處理器，進行批量數據的分析和網絡狀況的終端顯示。
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FIFO FPGA
- 通過對被測信號的實時采樣，利用等效采樣原理，可以將采樣率為1MHz等效為200MHz，提高了被測信號的最高頻率，具有成本低，性能可靠，便易升級的特點。
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采樣 FPGA
- 芯片貼板后跑不起來？Flash里面的數據在使用過程中莫名改變或不翼而飛？程序丟失可能無法正常運行，從而造成整個系統崩潰，下面我們來看看是什么原因讓數據異常變化。
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電源電壓 Flash MCU
- 開發一款通用性強的網絡數據采集控制器，適合PC（windows與Unix、Linux系統）與片上系統之間的通信（片上運行軟核或硬核嵌入式系統） ，提取的資源是本地控制器參數（如PID參數、射頻信號幅度相位信息和誤差因子等）。
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MicroBlaze 采集控制器 FPGA
- 傳統智能小車，特別是嵌入式系統，一般都是基于單片機或者ARM的嵌入式系統，基本上都由軟件系統和硬件系統組成的，硬件系統方面，跟傳統的搭建硬件環境一樣，只能做相對裁剪和功能拓展，但是，本項目的課題是通過xilinx的FPGA開發板搭建嵌入式的硬件環境，從最小系統到IP核的添加，都是根據需要進行拓展的，實現一對一的拓展，不浪費資源，而且基于F
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智能小車 Spartan-6 FPGA 電源穩壓芯片 全橋驅動
- 本項目設計方案是基于FPGA的嵌入式安全保密模塊ESMF (Embedded Security Module based on FPGA)，并通過高密計算返回安全認證碼，通過安全認證碼與密匙校驗，為用戶解決高密數據存儲、身份認證等很多安全問題，這將為軟件版權的保護提供有效的途徑。
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嵌入式安全保密模塊 軟件版權保護 FPGA ESMF
- 針對無線電能傳輸頻率跟蹤設計中傳統鎖相環電路設計復雜、跟蹤速度慢、鎖相頻帶窄和無超前滯后環節，單獨模塊設計修改繁瑣等問題,對自變模全數字鎖相環進行改進, 與傳統的全數字鎖相環相比，該鎖相環采用可變模分頻器，使得中心頻率可變，鎖相范圍增大;通過前饋回路進行鑒頻調頻，提高了鎖相速度;同時，其環路濾波器采用比例積分結構，使得鎖相輸出無靜差且比例積分參數依據相位差自動進行調節;通過參數設置可調節輸出信號的相位。應用modelsim進行仿真，并進行實物驗證證實了該設計具有寬范圍的鎖相能力及快速精確的頻率跟蹤性能。
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全數字鎖相環 比例積分控制 FPGA 無線電能傳輸 201706
- 高性能系統設計師在滿足關鍵時序余量的同時要力爭獲得更高性能，而存儲器接口設計則是一項艱巨挑戰。雙倍數據速率SDRAM和4倍數據速率SDRAM都采用源同步接口來把數據和時鐘(或選通脈沖)由發射器傳送到接收器。接收器接口內部利用時鐘來鎖存數據，此舉可消除接口控制問題(例如在存儲器和FPGA間的信號傳遞時間)，但也為設計師帶來了必須解決的新挑戰。 關鍵問題之一就是如何滿足各種讀取數據捕捉需求以實現高速接口。隨著數據有效窗越來越小，該問題也益發重要;同時，更具挑戰性的問題是，如何讓接收到的時鐘與數據中心對準
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FPGA 存儲器
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