目前，國內外廣泛使用的密碼處理芯片大都是實現某種特定密碼算法的專用芯片，如MD5芯片、SHA-1芯片等。由于專用密碼芯片實現的密碼算法是確定的且不可更改的，因此難以滿足不同密碼用戶多層次的安全性需要。為克服這一缺陷，本文設計一種新型的密碼處理芯片——可重構密碼芯片。
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SHA-1 SHA-224 SHA-256 可重構密碼芯片 FPGA
工業設計人員所面對的上市時間壓力從未如此巨大。不論是設計網絡接口、電機控制器、邏輯控制器、通信系統、或任何數以百計的工業應用，FPGA結合種類繁多的可用IP正成為工業設計的優選方案。就上市時間、執行的靈活性及未來的產品廢棄過時等因素而言，FPGA較ASSP和ASIC解決方案具有更多優勢。
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微控制器 IP平臺 FPGA 系統級芯片
本設計充分利用了Vertex器件的LUTs(Look-Up Tables)替代觸發器和基本門電路搭建乘法器和加法器這兩個顯著的結構特點，節省了大量的觸發器資源，增加了器件利用率、布通率，DLL的運用降低了布線延遲，實現了通信的完全同步。筆者采用Xilinx公司的FPGA芯片自行設計了8051IP核與外圍設備的接口，完成了8051與外圍設備之間的通信功能，并且源代碼中的參數可調，可作為IP軟核提供給8051開發用戶。
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微控制器 8051 FPGA 接口實現
本文在EDM機理與嵌入式技術領域最新研究成果的基礎上，針對目前微細EDM加工中電源的研究現狀，提出了一種新型的智能型EDM脈沖電源，該電源的脈間精度可以達到0.2μs，是一般的分立軟件和集成電路所不能達到的，脈寬，脈間的大小可參數話，這些設置都是在軟件中進行，并且采用FPGA設計具有可進行更新，保密性好。
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電火花 脈沖電源 FPGA
ASIC在解決高性能復雜設計概念方面提供了一種解決方案,但是ASIC也是高投資風險的,如90nm ASIC/SoC設計大約需要2000萬美元開發成本.為了降低成本,現在可采用FPGA來實現ASIC.但是,但ASIC集成度較大時,需要幾個FPGA來實現,這就需要考慮如何來連接ASIC設計中所有的邏輯區塊.采用SystemVerilog,可以簡化這一問題.
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SystemVerilog ASIC FPGA
本文介紹了一種基于FPGA技術的IDE硬盤接口的設計。該卡提供兩個符合ATA-6規范的接口，采用FPGA實現了兩套IDE接口功能，設計支持PIO和Ultra DMA傳輸模式，文章側重于介紹用FPGA實現IDE接口協議的具體方法。
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硬盤 IDE接口 FPGA
在目前的廣播電視系統中ASI接口是使用非常廣泛的一種接口形式，該接口隨同SPI一起被歐洲電信標準化協會（ETSI）制訂，以使不同廠家生產的MPEG2單元可以方便地進行互聯。本設計方案以FPGA為核心器件，制作出了SPI-ASI接口轉換器。這套方案成本較低，利用FPGA的可編程性，硬件的升級較容易。
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視頻傳輸流 編碼模塊 FPGA FIFO模塊
當你打開任何智能電子設備(從老式的電視遙控器到全球定位系統)，會發現幾乎所有的設備都至少采用了一個微控制器(MCU)，很多設備里還會有多個微控制器。MCU往往被用于專用的終端產品或設備中，它能夠很好地完成特殊任務。另一方面，PC的大腦，即微處理器被設計用于實現許多通用的功能。微控制器可用于降低成本，加固工業和自動化應用，將其嵌入FPGA中時，還可以通過重新編程迅速改變功能。這種靈活性使得單個設備可應用于接口標準不同的多個市場。
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微控制器 SRAM FPGA
目前，逆變器在很多領域有著越來越廣泛地應用。對逆變器的研究具有十分重要的意義和廣闊的工程應用前景。常見逆變技術的控制方法大致分為開環控制的載波調制方法和閉環控制的跟蹤控制方法。跟蹤控制方法屬于閉環控制，閉環反饋中的檢測環節需要與高壓主電路相互隔離，避免高壓側電磁噪聲對控制電路的竄擾。高性能的跟蹤型逆變器對反饋量的實時性要求很高，因此要求反饋環節具有高速隔離傳輸模擬信號的能力。
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數字隔離型 串行ADC FPGA 工程應用
無論是在通訊，消費電子，計算還是工業領域，MAX II CPLD都是進行控制路徑應用最好的選擇，這些應用都受成本和功耗預算的約束。MAX II器件提供更低的架構、更低的功耗以及更高的密度，使之成為復雜控制應用的最理想的解決方案，包括那些以前不可能采用CPLD的應用。
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MAXII 控制路徑 CPLD
MAX? II CPLD 體系結構中兩個獨特的功能是其他 CPLD 所不具有的：內部振蕩器和 8 Kbits 非易失用戶閃存 ( 請參考圖 1) 。
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MAX?II 體系結構 CPLD 獨特功能
隨著我國航天技術的不斷進步，深空測距技術受到越來越多的關注。在深空測距系統中，中頻信號發生器對系統性能有著重要的意義。在USB(統一S頻段)系統中，原有的模擬電路實現的發射模塊存在性能不完善、輸入動態范圍小、可控性能差、不能適應中心頻率大范圍變化、體積大等問題，為了解決上述問題，可在一個標準化通用數字調制信號發生器的平臺上，通過外圍的控制電路，實現對載波中心頻率、輸出功率、調相指數、測距音通／斷控制等參數的改變。
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PLD USB 測距 D/A FPGA
CPLD 最常見的應用是鍵盤編碼器。處理器、ASSP 或者ASIC 一般無法提供足夠的引腳來實現鍵盤功能。I/O 擴展是CPLD 很普通的功能，使處理器采用很少的I/O 便可以解碼規模較大的鍵盤。雖然MAX? 和MAX? II 等CPLD 可以提供足夠的低成本I/O，但是在鍵盤解碼時沒有必要為每一開關提供一個I/O。采用較少的連線進行鍵盤解碼的優點在于減少了鍵盤到主電路板的走線數量，降低了鍵盤區開關矩陣的復雜度。本應用筆記解釋怎樣利用MAX II 器件資源來解碼只有兩個I/O 和一個GND 引腳的大規模開
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MAXII 模擬鍵盤 CPLD 編碼器
Altera 的 MAX? II CPLD 系列自從推出以來，在低功耗應用上大展身手，特別是新的零功耗 MAX IIZ ，它的動態功耗和待機功耗都是業界最低的。 Altera新的零功耗 MAX IIZ CPLD ，在 CPLD 業界實現了最低的靜態和動態功耗。 Altera? CPLD 能夠幫助您提高性能，同時降低功耗。
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Altera 低功耗 MAXII CPLD
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