uC/OS-II總是運行進入就緒態任務中優先級最高的任務。確定哪個優先級最高，下面要由哪個任務運行了，這一工作是由任務調度函數OS_Sched (void)完成的。當前就緒任務要交出CPU控制權并進行任務切換的相關操作都調用了OS_Sched (void)函數。 如圖1所示，當前運行態任務交出CPU控制權必須是以下某個函數被調用或某事件發生：OSFlagPend()、OSMboxPend()、OSMutexPend()、OSQPend()、OSSemPend()、OSTaskSuspend()、OS
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Qsys uC/OS
上個筆記提到調用任務延時函數后，系統將會進行任務切換，否則當前運行任務就會一直霸占著CPU的使用權。那么這個任務延時函數中到底有什么奧秘?調用它為什么能夠讓任務切換自如?這個筆記咱就要揭開uC/OS-II的一大設計精髓——任務切換。 特權同學并非軟件工程或是計算機科班出身，還真沒學過什么操作系統，對于CPU內部架構和工作機制的理解和認識完全靠自身的實踐、摸索加一些教科書的研讀。對于一些概念的闡述或許不夠專業，如果有些偏差也非常歡迎大家提出來加以糾正，但是我想這些“草根”式的圖文或許多少能夠幫助大家快
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Qsys uC/OS-II
前面一個筆記我們已經可以輕松的使用EDS提供的HAL構建一個uC/OS-II的模板工程，在這個工程里，所有和移植有關的問題都不用我們操心，我們只要放心的去設計我們的應用程序便可。而一個最簡單的uC/OS-II工程也已經呈現在我們面前，三個最基本的步驟就可以完成一個我們曾經以為多么神奇的操作系統。但是，雖然我們能夠構建兩個最基本的任務，但說實在話，我們還沒搞懂它到底如何工作的，依葫蘆畫瓢沒有錯，若能夠搞清楚它的工作機理就更好了。
先來回顧一下兩個task，如下代碼：
/* Prints &q
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Qsys uC/OS
uC/OS-II(又名Micro C/OS)是基于嵌入式系統的完整的，可移植、可固化、可裁剪的可剝奪型實時內核，其已經廣泛應用在航空飛行器、醫療設備、工業控制等可靠性和穩定性要求較高的場合。該內核的代碼也是完全開源的，如果不做商業用途，完全免費。因此對于廣大的嵌入式愛好者與工程師們而言，了解OS從uC/OS-II開始不失為一個很好的選擇。
之前是使用特權同學自己的SF-NIOS2開發套件進行了EDS上的uC/OS-II樣板工程測試，為了當前學習筆記的持續性，這里重新就DE2-115板重新整理一個
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Qsys uCOS
前面一個筆記我們已經可以輕松的使用EDS提供的HAL構建一個uC/OS-II的模板工程，在這個工程里，所有和移植有關的問題都不用我們操心，我們只要放心的去設計我們的應用程序便可。而一個最簡單的uC/OS-II工程也已經呈現在我們面前，三個最基本的步驟就可以完成一個我們曾經以為多么神奇的操作系統。但是，雖然我們能夠構建兩個最基本的任務，但說實在話，我們還沒搞懂它到底如何工作的，依葫蘆畫瓢沒有錯，若能夠搞清楚它的工作機理就更好了。
先來回顧一下兩個task，如下代碼：
/* Prints &q
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Qsys uC/OS-II
uC/OS-II(又名Micro C/OS)是基于嵌入式系統的完整的，可移植、可固化、可裁剪的可剝奪型實時內核，其已經廣泛應用在航空飛行器、醫療設備、工業控制等可靠性和穩定性要求較高的場合。該內核的代碼也是完全開源的，如果不做商業用途，完全免費。因此對于廣大的嵌入式愛好者與工程師們而言，了解OS從uC/OS-II開始不失為一個很好的選擇。
之前是使用特權同學自己的SF-NIOS2開發套件進行了EDS上的uC/OS-II樣板工程測試，為了當前學習筆記的持續性，這里重新就DE2-115板重新整理一個
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Qsys uCOS
仿真在FPGA設計過程中舉足輕重，在板級調試前若不好好花功夫做一些前期的驗證和測試工作，后期肯定要不斷的返工甚至推倒重來，這是FPGA設計的迭代特性所決定的。因此，在設計的前期做足了仿真測試工作，雖然不能完全避免后期問題和錯誤的發生，卻能夠大大減少后期調試和排錯的工作量。
邏輯設計中需要做仿真，是因為邏輯設計大都是設計者原型開發的，不做仿真的話設計者肯定心里也沒底。而用Qsys搭建的系統多是由已經成熟驗證過的IP核組成的，還需要仿真否?這是個仁者見仁智者見智的問題，特權同學也無意深入其中不能自拔
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Qsys uC/OS
從Quartus II 11.0開始，喜新厭舊的Altera就不厭其煩的炒作SOPC Builder的替代者Qsys。記得去年參加他們的研討會時就已經炒得火熱，如今12.0sp2都已經release了，12以后更是完全摒棄了SOPC Buider，如果再不加緊找個理由上Qsys練練手，咱可就要OUT了。
正好近期對uC/OS非常感興趣，苦于手上沒有一款比較高端的板子用于實踐。于是通過層層關系最終在Altera的大學計劃經理John處討得一套TerasIC的DE2-115，板載EP4CE115F2
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Qsys uC/OS
Altera公司 (NASDAQ: ALTR)日前宣布發布Quartus? II軟件13.1版，通過大幅度優化算法以及增強并行處理，與前一版本相比，編譯時間平均縮短了30%，最大達到70%，進一步擴展了在軟件效能方面的業界領先優勢。軟件還包括最新的快速重新編譯特性，適用于客戶對Altera Stratix? V FPGA設計進行少量源代碼改動的情形。
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Altera Quartus FPGA Qsys
在FPGA設計領域目前存在著三大主要難題：設計規模擴大、設計重用、設計驗證時間太長。這三大難題嚴重影響著FPGA設計的效能，將減緩產品由研發到上市的時間，是亟需解決的重點問題。
2012年3月30日，“Altera亞太區采用Qsys實現系統集成研討會•北京站”在清華大學舉行，該活動重點介紹了Altera新的系統集成工具Qsys，及其如何通過Qsys提高設計效能。
簡化設計過程
隨著半導體技術的不斷發展，由于半導體工藝的不斷提升，器件的集成度也隨之提升
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Altera FPGA Qsys
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