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帶I2C接口的時鐘IP核設計與優化

采用FPGA可編程邏輯器件和硬件描述語言Verilog實現了時鐘IP核數據傳輸、調時和鬧鈴等功能設計.在此基礎上,分析和討論IP核功能仿真和優化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優化工具對設計進行仿真、綜合和優化,證明了設計的可行性.
關鍵字： Verilog 時鐘IP核 Modelsim仿真

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