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4nm良率僅為三成 三星晶圓代工疑出現(xiàn)“良品率造假”
- 據(jù)媒體報(bào)道稱高通已將3nm AP代工訂單獨(dú)家交給了臺(tái)積電。不僅如此，有業(yè)內(nèi)人士稱，高通還將部分4nm驍龍8旗艦處理器的部分代工訂單交給臺(tái)積電。當(dāng)時(shí)我聽到這個(gè)消息一方面為臺(tái)積電感到高興，另一方面心中出現(xiàn)質(zhì)疑：為什么高通沒有選擇三星？而近期外媒的爆料給出了這個(gè)答案。2月25日，據(jù)韓國媒體爆料稱，近期三星電子懷疑三星半導(dǎo)體代工廠的產(chǎn)量及良率報(bào)告存在“造假”行為，正計(jì)劃開展一項(xiàng)內(nèi)部調(diào)查。據(jù)悉，三星電子DS部門（三星電子旗下半導(dǎo)體事業(yè)暨裝置解決方案事業(yè)部，三星晶圓代工業(yè)務(wù)隸屬于該部門）近期正接受管理咨詢部門就三
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臺(tái)積電3nm良率難提升 多版本3nm工藝在路上
- 近日，關(guān)于臺(tái)積電3nm工藝制程有了新消息，據(jù)外媒digitimes最新報(bào)道，半導(dǎo)體設(shè)備廠商透露，臺(tái)積電3納米良率拉升難度飆升，臺(tái)積電因此多次修正3納米藍(lán)圖。實(shí)際上，隨著晶體管數(shù)量的堆積，內(nèi)部結(jié)構(gòu)的復(fù)雜化，3nm工藝制程的良品率確實(shí)很難快速提升，達(dá)成比較好的量產(chǎn)水平。因此，臺(tái)積電或?qū)⒁?guī)劃包括N3、N3E與N3B等多個(gè)不同良率和制程工藝的技術(shù)，以滿足不同廠商的性能需求，正如同去年蘋果在A15上進(jìn)行不同芯片性能閹割一致，即能滿足量產(chǎn)需求，還能平攤制造成本，保持利潤。此外，還有消息稱臺(tái)積電將在2023年第一季度開
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泛林集團(tuán)邊緣良率產(chǎn)品組合推出新功能
- 近日，全球領(lǐng)先的半導(dǎo)體制造設(shè)備及服務(wù)供應(yīng)商泛林集團(tuán)宣布其半導(dǎo)體制造系統(tǒng)產(chǎn)品組合推出全新功能，以進(jìn)一步改善晶圓邊緣的產(chǎn)品良率，從而提高客戶的生產(chǎn)效率。在半導(dǎo)體生產(chǎn)工藝中，制造商希望在晶圓的整個(gè)表面搭建集成電路。然而，由于晶圓邊緣的化學(xué)、物理和熱不連續(xù)性都更加難以控制，良率損失的風(fēng)險(xiǎn)也隨之增加。因此，控制刻蝕的不均勻度以及避免晶圓邊緣缺陷是降低半導(dǎo)體器件制造成本的關(guān)鍵所在。泛林集團(tuán)的Corvus刻蝕系統(tǒng)和Coronus等離子斜面清潔系統(tǒng)有效地解決了大規(guī)模生產(chǎn)中的邊緣良率問題。這些解決方案被應(yīng)用于尖端節(jié)點(diǎn)的制造
- 關(guān)鍵字： 晶圓 良率
利用縫隙抑制型鎢填充接觸區(qū)工藝來降低良率損失
- 在早先的技術(shù)節(jié)點(diǎn)中，由于器件尺寸較大，能采用成核及平整化化學(xué)氣相沉積(CVD)技術(shù)進(jìn)行鎢(W)填充。如今，由于插塞處的超小開口很容易發(fā)生懸垂現(xiàn)象，因此薄膜表面均勻生長的共形階段可能在填充完成前就關(guān)閉或夾斷，從而留下孔洞。
- 關(guān)鍵字： 化學(xué)氣相沉積 良率 化學(xué)機(jī)械拋光
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