- 1 AD9225的結構
AD9225是ADI公司生產的單片、單電源供電、12位精度、25Msps高速模數轉換器,片內集成高性能的采樣保持放大器和參考電壓源。AD9225采用帶有誤差校正邏輯的四級差分流水結構,以保證在25Msps采樣率下獲得精確的12位數據。除了最后一級,每一級都有一個低分辨率的閃速A/D與一個殘差放大器(MDAC)相連。此放大器用來放大重建DAC的輸出和下一級閃速A/D的輸入差,每一級的最后一位作為冗余位,以校驗數字誤差,其結構如圖1所示。
圖
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ADC FIFO
- 當今許多應用要求高速采樣模數轉換器(ADC)具有12位或以上的分辨率，以便用戶能夠進行更精確的系統測量。遺憾的是，更高的分辨率也意味著系統對噪聲更加敏感。系統分辨率每提高一位，例如從12位提高到13位，系統對噪聲的敏感度就會提高一倍。因此，對于ADC設計，設計人員必須考慮一個常常被遺忘的噪聲源——系統電源。ADC是敏感器件，為了實現數據手冊所述的最佳額定性能，應當同等看待模擬、時鐘和電源等所有輸入端。噪聲來源眾多，形式多樣，噪聲輻射會影響性能。
當今電子業界的時髦概念是新
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ADC PSRR
- 正確選擇輸入網絡元件對于高速ADC的驅動和輸入網絡的平衡至關重要(參考應用筆記：“正確選擇輸入網絡，優化高速ADC的動態性能和增益平坦度”)。
在較高IF應用中，端接電阻的位置非常重要。交流耦合輸入信號可以在變壓器的原邊或副邊端接，具體取決于系統對高速ADC增益平坦度和動態范圍的要求。寬帶變壓器是一個常用元件，能夠在較寬的頻率范圍內將單端信號轉換成差分信號，提供了一種快速、便捷的解決方案。
原邊端接
本文以MAX1124 (Maxim近期推出的250MHz、1
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ADC 變壓器
- 消除模數轉換鏈路中的數字反饋可能是一個挑戰。在把數字輸出與模擬信號鏈路及編碼時鐘隔離開來的板級設計過程中，即使在極為謹慎的情況下，模數轉換器 (ADC) 輸出頻譜中也有可能觀察到某些數字反饋的現象，從而導致轉換器動態范圍性能的下降。盡管良好的布局可以幫助減輕耦合回模擬輸入的數字噪聲的影響，但是這種辦法也許不足以消除數字反饋這個問題。本文解釋了數字反饋，并討論了一種新的創新性 ADC，這種 ADC 內置了一些功能，在良好設計的布局也許不足以解決問題的情況下，這些功能可用來克服數字反饋。
數字反饋
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ADC 數字反饋
- 包含千兆采樣率ADC的系統設計會遇到許多復雜情況。面臨的主要挑戰包括時鐘驅動、模擬輸入級和高速數字接口。本文探討了如何才能克服這些挑戰，并給出了在千兆赫茲的速度下進行系統優化的方法。在討論中，時鐘設計、差分輸入驅動器的設計、數字接口和布局考慮都是十分復雜的問題。本文中的參考設計將采用ADC083000/B3000。
時鐘源是高速數據轉換系統中最重要的子電路之一。這是因為時鐘信號的定時精度會直接影響ADC的動態性能。為了將這種影響最小化，ADC的時鐘源必須 具有很低的定時抖動或相位噪聲。如果在選擇
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ADC ADC083000
- 高速ADC的性能特性對整個信號處理鏈路的設計影響巨大。系統設計師在考慮ADC對基帶影響的同時，還必須考慮對射頻(RF)和數字電路系統的影響。由于ADC位于模擬和數字區域之間，評價和選擇的責任常常落在系統設計師身上，而系統設計師并不都是ADC專家。
還有一些重要因素用戶在最初選擇高性能ADC時常常忽視。他們可能要等到最初設計樣機將要完成時才能知道所有系統級結果，而此時已不太可能再選擇另外的ADC。
影響很多無線通信系統的重要因素之一就是低輸入信號電平時的失真度。大多數無線傳輸到達ADC的信號
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ADC CMOS
- 近年來，隨著數字信號處理技術的迅猛發展，數字信號處理技術廣泛地應用于各個領域。因此對作為模擬和數字系統之間橋梁的模數轉換器(ADC)的性能也提出了越來越高的要求。低電壓高速ADC在許多的電子器件的應用中是一個關鍵部分。由于其他結構諸如兩步快閃結構或內插式結構都很難在高輸入頻率下提供低諧波失真，因此流水線結構在高速低功耗的ADC應用中也成為一個比較常用的結構。
作為流水線ADC前端的采樣保持電路是整個系統的關鍵模塊電路之一。設計一個性能優異的采樣保持電路是避免采樣歪斜(timing skew)最直
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ADC 采樣保持
- 運用時序交錯式類比數位轉換器(timeinterleavedADC)在每秒高達數十億次的同步取樣類比訊號是一個技術上的挑戰，除此之外，對於混合訊號電路的設計也需要非常謹慎小心。基本上，時序交錯的目標是利用轉換器數目與取樣頻率相乘而不影響解析度以及動態的效能。
本文將探討運用時序交錯式類比數位轉換器時所出現的技術挑戰，并對此提供實用的系統設計解決方案。本文也將說明可以解決目前已知問題的創新元件的特色及設計技術。同時利用快速傅立葉轉換(FFT)計算法算出7GSPS速率及兩個轉換器晶片在「交錯解決方案
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PCB ADC
- 引言
在當今工業自動化應用中，復雜的控制系統代替人工來操作不同的機器和過程。術語“自動化”指其智能化足以制定正確的過程決策從而實現目標結果的系統。我們這里所說的“系統”是指閉環控制系統。這些系統依賴于輸入至控制器的傳感器數據，提供反饋，控制器據此采取措施。這些措施就是控制器輸出的變化。通過確保高性能、高可靠性工業操作，閉環控制系統對于現代化工業4.0工廠的工業自動化和效率至關重要。
本文討論閉環系統的關鍵要素，重點關注模/數轉換器(ADC)和
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ADC DAC
- 導讀：模數轉換器也是轉換器的一種類型，大家是否有使用過呢?模數轉換器的功能是什么呢?又是如何發揮這些功能的呢?下面就讓小編來給大家介紹一下模數轉換器的工作原理。
1.模數轉換器工作原理--簡介
模數轉換器即A/D轉換器，或簡稱ADC，通常是指一個將模擬信號轉變為數字信號的電子元件。通常的模數轉換器是把經過與標準量比較處理后的模擬量轉換成以二進制數值表示的離散信號的轉換器。故任何一個模數轉換器都需要一個參考模擬量作為轉換的標準，比較常見的參考標準為最大的可轉換信號大小。而輸出的數字量則表示輸入信
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模數轉換器 模數轉換器工作原理
- 一些工程師在設計過程中經常會發出疑問“為什么ADC的額定最小和最大增益誤差相差如此之大?”在此將針對該問題進行深入探討并給予解答。
為特定應用選擇高速ADC時，增益一般不是關鍵規格。在設計階段會更重視噪聲、失真、功耗和價格。但這些年來，我們了解到，一旦ADC和信號鏈中的所有其他器件得以明確，某些幸運的工程師會計算復合信號鏈的增益，判斷它會如何影響系統。ADC通常不是總偏差的主要貢獻者，但某些器件要比其他器件更糟糕。
增益誤差指實測滿量程與理想滿量程之差，通常用滿量程
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ADI ADC
- 隨著模數轉換器(ADC)的設計與架構繼續采用尺寸更小的過程節點，一種新的千兆赫ADC產品應運而生。能以千兆赫速率或更高速率進行直接RF采樣且不產生交織偽像的ADC為通信系統、儀器儀表和雷達應用的直接RF數字化帶來了全新的系統解決方案。
最先進的寬帶ADC技術可以實現直接RF采樣。就在不久前，唯一可運行在GSPS (Gsample/s)下的單芯片ADC架構是分辨率為6位或8位的Flash轉換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(ENOB)，這是由于Flash架構的幾何尺寸與功耗限
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ADC RF 轉換器 LVDS FPGA
- 1 雙通道TIADC中的失配誤差
一種使ADC速度加倍的有效方法是將兩個ADC并行設置，采樣時鐘反相操作。子ADC系統傳遞函數之間不可避免的微小失配會導致雜散諧波(tones)，能夠顯著降低可實現的動態范圍。在這種ADC中有四種類型的誤差：
1. DC 偏置誤差;
2. 靜態增益誤差;
3. 時序誤差;
4. 帶寬誤差。
在實際應用中，DC偏置誤差很簡單，可通過數字校準來處理。帶寬誤差最難應對，通常是通過精心的設計和布局來使誤差減小。在本文中，我們將重點討論增益和時
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ADC 校準信號 轉換器 LMS LTE
- 1 三相電功率測量基礎知識
三相電力系統承載頻率相同的三相交流電(AC)，各相之間彼此相位差120°。圖1所示為三相電壓波形，圖2所示為配置為4線Y型或星型連接的三個單相。3線Y型連接與沒有零線的4線連接完全相同。零線(圖2中黑色線)連接至Y型配置系統的中心點，供不平衡負載使用。如果負載恰好平衡，意味著各相電流相同，相電流彼此抵消，零線中沒有電流。所以，3線連接常用于平衡負載。顯而易見，線越少、消耗的銅纜就越少，系統成本越低、也更經濟。
功率是負載上電壓和電流的乘積。功率計包括
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Petaluma ADC 電流表 智能電網 FFT
- 引言
這些下一代軟件定義無線電系統是基于高功率效率的射頻A/D轉換器(RF-ADC)，它們能夠在天線側采樣，同時可提供高動態范圍。這些ADC采用時間交替(TIADC)架構和CMOS技術設計，能夠實現很高的采樣率。但該架構也受時變失配誤差(mismatch errors)影響，有必要進行實時校準。本文介紹了一種全新的采用低復雜度數字信號處理算法來進行增益和時序失配誤差背景校準的方法。
1 雙通道TIADC中的失配誤差
一種使ADC速度加倍的有效方法是將兩個ADC并行設置，采樣時鐘反相操
- 關鍵字：
ADC TIADC 校準信號 濾波器 轉換器
模數轉換器（adc）介紹
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