FPGA+DSP實(shí)時(shí)三維圖像信息處理系統(tǒng)

　　3.3 算法實(shí)現(xiàn)

　　圖像預(yù)處理算法設(shè)計(jì)使用Verilog HDL在Xilinx公司的ISE8.1集成編譯環(huán)境下成功實(shí)現(xiàn)；FPGA開(kāi)發(fā)流程不再贅述。

　　DSP三維重建算法已使用C語(yǔ)言在ADI公司Visual DSP++環(huán)境下成功實(shí)現(xiàn)[4]。算法實(shí)現(xiàn)步驟如下：①用C語(yǔ)言編程實(shí)現(xiàn)算法。②使用Visual DSP++編譯器將源程序編譯成目標(biāo)文件。③根據(jù)產(chǎn)生的目標(biāo)文件，分析結(jié)果及源程序結(jié)構(gòu)并優(yōu)化源代碼。④應(yīng)用TigerSHARC 201評(píng)估板進(jìn)行運(yùn)算時(shí)間評(píng)估。⑤重復(fù)上述步驟直至達(dá)到系統(tǒng)實(shí)時(shí)性要求，最后下載到目標(biāo)板。

　　整個(gè)系統(tǒng)聯(lián)機(jī)運(yùn)行穩(wěn)定，滿足設(shè)計(jì)要求，實(shí)時(shí)性好。

　　實(shí)時(shí)三維圖像信息處理以其數(shù)據(jù)量大、速度要求高、處理過(guò)程復(fù)雜的特點(diǎn)使其難以使用集成電路實(shí)現(xiàn)。本文研究的以目前最新高性能處理器的FPGA+DSP為核心架構(gòu)的三維圖像處理系統(tǒng)精心設(shè)計(jì)了算法的硬件實(shí)現(xiàn)，充分利用了兩種處理器的長(zhǎng)處。實(shí)驗(yàn)表明，該系統(tǒng)有著良好的性能，對(duì)實(shí)現(xiàn)基于網(wǎng)絡(luò)的實(shí)時(shí)三維掃描應(yīng)用，如三維傳真、機(jī)械遠(yuǎn)程加工、快速成型和虛擬現(xiàn)實(shí)，有著重要的意義。

　　參考文獻(xiàn)

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