65nm和超越65nm的IC制造挑戰

65nm和超越65nm的IC制造挑戰
Manufacturing Challenges:65nm And Beyond
全球IC制造業在2004年取得輝煌業績，銷售總額達到2180億美元，提前完成了國際半導體技術發展路線圖（ITRS）的90nm節點進程，十多座300mm晶圓廠正在投產或共建，全球以Intel為首的十大IC供應商都在加緊研發65nm工藝，Intel、TI、三星、東芝、臺積電開始小批量生產65nm工藝的IC，謀求技術領先，搶占市場。根據2004的修正的ITRS最新技術進程可知，90nm節點正好在2004年完成了DRAM指標，65nm節點預定在2007年和45nm節點預定在2010年達到DRAM的生產水平，因為存儲器IC的制造工藝最成熟，而且單元電路相同，比較容易設計和測試。對于電路單元更復雜的邏輯IC和混合IC來說，65nm節點和45nm節點的完成時間要推后兩年，分別至2009年和2012年完成。
2004年修下的ITRS最新IC技術進程
年份
2003
2004
2005
2006
2007
2008
2009
2010
技術節點

hp90

hp65

hp45
DRAM半柵長
100
90
80
70
65
57
50
45
(hp , nm)
ITRS的IC技術進程曲線是與摩爾定律相符合的，如果注意到ITRS的hpxx節點數字，即可發現，hp(130)2、hp(90)2、hp(65)2、hp(45)2分別等于169、81、42、20，亦即后一節點的柵極面積是前一節點的1/2，正好縮小2倍，相應晶體管面積縮小4倍，摩爾定律預測IC的集成度每18個月增加1倍，而ITRS的IC技術進程的節點步進時間是3年，相當在36個月內實現集成度翻兩番。IC供應商為了技術領先，為了市場份額，越過90nm節點后，再繼續攀登65nm節點。根據權威人士的論證，摩爾定律在10年內仍然有效，但越來越逼近極限，換句話說難度大增，所需資本投入非常巨大，當前全球數以百計的IC供應商，具有實力沖擊45nm節點的只有十家左右，站在最前列的如Intel、TI、三星都感到負荷太重，風險很高。
今年3月初在美國召開的Globalpress Srmmit 2005為此安排了6個有關半導體最熱門的專題座談會，其中“65nm和超越65nm的IC制造挑戰”專題引起與會代表的關注，座談會的重要發言內容請閱讀下文。
65nm鋪平道路勝券在握
座談會主持人：EETimes EMP傳媒公司資深編輯，半導體資料部負責人Ron Wilson
座談會小組成員：
Mark Pinto,Applied Materials 公司新業務和新產品部副總裁和首席技術官
Ted Vucurevich,Cadence Design Systems 公司首席技術官
John Martin, Chartered Semiconductor公司戰略聯盟和合作伙伴部副總裁
Fumitomo Matsuoka,東芝公司片上系統部高級部門經理
Daniel Gitlin,Xilinx公司技術開發部高級總監
Ron Wilson的主旨發言如下。
到了IC技術節點65nm以下時，半導體幾何尺寸的縮小正面臨各種基本重要因素的限制。解決這些限制方法對半導體業提出非常困難的挑戰。許多創新的設想不斷涌現和開發，以便解決引入許多新材料后所遇到的路障和差距，從傳統的平面晶體管器件結構轉變成多柵極器件結構。引入新材料和建議的器件結構變化需要大量資源和時間。為了滿足這些前所未有的創新能夠在較短時間和較少投資下完成，通過合作方式來研發和制訂CMOS制程標準是既可取又必要的辦法。在歷史上，半導體業一直不接受制程的商品化，形成各種各樣的性能優化或低功耗的解決方案。面對開發下一個IC技術節點的挑戰時，業界是否能夠改變這種模式，增加CMOS制程的標準化水平，或者業界的廠商仍然像過去那樣繼續采取不同的制程呢？現在是當機立斷的時候了。
參加65nm和超越65nm的IC制造挑戰。專題的代表聚集在這里將聽取座談會5位小組成員的簡短發言，然后一起進行討論。5位小組成員來自不同機構，包括制造設備、電子設計自動化工作工具、晶圓代工、IC最早用戶，他們的發言表達了兩種意見：
第一， 65nm和45nm節點工藝在兩年前被認為是不可能的，在一年前開始取得進展，再經過一年后將變得比較容易。
第二， 與前面節點的工藝不同，克服不適應的假設條件后，65nm和45nm的設計和制造是可能達到的。
請參加座談的代表們注意報告中的四個問題：
第一， 有什么機構愿意推動新65nm節點前進？
第二， 你認為65nm節點不同于130、180和250nm節點的特征是什么？
第三， 有關業界對新節點的響應，以及對座談會報告人的兩種意見有何看法？
第四， 在65nm節點穩定后，你對將來進一步發展有何意見。
45nm路途崎嶇需要創新
座談會五位小組成員的發言要點如下。
Applied Materials公司Mark Pinto首先發言，我公司的產品是半導體設備，包括材料定位、清潔、腐蝕、氣體等制程設備，對基礎材料研究有20多年經驗，長期與EDA界合作開發具有可制造性設計（DFM）的設備，并提供整合產品服務?，F在，對65nm節點的貢獻在本質上發生變化，我們不能只簡單地銷售設備，必須向用戶提供包括材料研發和一定程度的制造開發在內的廣泛合作。在實現多種文化的合作過程中，65nm節點不會出現中斷，可能無需引入新的材料或新的制造步驟，只要細化從90nm節點學習到的技術，廣泛應用應力工程來改進器件的溝道遷移率即可。
130nm節點真正是一次大的轉變，出現光學近接修正（OPC）和可制造性設計，以及設計自動化（EDA）和制程設備的明顯提高。60nm是90nm節點上的又一次提升，更緊逼的應用低K材料、應力材料來改進柵極結構，使用柵疊層縮小尺寸，降低功率，減小互連電阻。實現90nm到60nm節點的轉變會比較順利，沒有更多的創新。對于45nm節點，情況不同了，在制程上困難得多，屬于一次更大的轉變。許多問題尚待解決，例如引入高K材料，提高可制造性設計水平、降低設計的總體費用、降低設備的制作成本等，至今還未有滿意的結果。
Cadence公司Ted  Yucnrevich接著說，EDA工具包括分析、優化和綜合，但是建立模型最為重要，器件模型是制程與EDA之間的接口。模型變得越來越復雜，需要盡早介入EDA開發者與制造開發者之間。我們在四年前已開始與設備制造商合作，但整個EDA業對65nm節點的工作可能晚了兩年之多。傳統的模型是以器件靜態模型為基礎，借助防護帶隔離和一直進入到后端工具，這種方法已不再適用。EDA開發者需要建立隨三維圖形變化的動態模型，以便處理變數的彈性，識別在合理電參數變化范圍內的圖形，并且盡早在設計流程中計及這些數據。這種設計可創造在流程開始時即知道的圖形，而不用試圖在后續工序才解決來自綜合、定位和流程出現的問題。
進入65nm節點后增加了與上一節點的依賴性，例如互連技術會嚴重影響成品率，因而，EDA開發者要判斷上一節點的哪些特點可用，哪些特點無用，設計出獨特的器件模型，建立設計軟件庫。而且無論制程或EDA都需要足夠的資金投入。要達到45nm節點將遇到許多挑戰，因為有些特性已到了極限，例如運動技術、光刻技術需要創新，EDA的圖形依賴性需要建立新模型，器件的特性測量需要在晶圓原位上進行。為此，只有投入大量資金和開展合作才能推動制程的發展。
Chartered Semiconducton公司John Martin認為，作為一家晶圓代工廠，近兩、三年積累了130nm、110nm、90nm在200mm晶圓上的制造經驗，并且即將開展新節點的電路設計（包括IC和薄膜），90nm、65nm、45nm將采用新材料、新工藝、以保證新器件的特性和功耗，柵疊層、金屬互連的新結構晶體管可實現極低的漏電流。整個半導體業應該一致合作，保證新節點的創新和成功。
我們處在轉型時期，當進入新制程節點之日，就是到達廣泛應用創新使器件得到縮小之時。創新不單只限于制程，創新同時出現在電路設計和工具開發方面，表明大家能力合作。超越65nm節點之后，我們又會再次見到新的材料，特別是在柵極疊層將按照特有的特征曲線發展。新晶體管結構同樣是緊迫問題。有了這些變化勢將引起電路和單元設計技術的變化，改變失效率的管理方法，以及過程控制的加強。45nm節點需要材料結構，設計方法、過程控制、缺陷控制等方面的創新，保證新節點的成功轉變。
業界之間的合作至關重要，作為晶圓廠，我公司已準備好支持目標為65nm的設計者，與合作方IBM公司一起提供SPICE模型和其它設計工具，以及多項目晶圓（MPW）等條件。
東芝公司Fumitomo Matsuoka表達了IC器件制造商的觀點，他說，在進入60nm節點后出現許多路障，表現在三方面。第一是功率-性能危機，45nm將出現IC芯片的待機電流占總功耗的主要部分，因為工作電壓要降低，漏電也增加。第二是成品率上不去，因為設計、材料、制程在短期內跟不上，不能滿足市場對器件生產的快速需求。第三是設備成本的猛增，復雜性要付出代價，只好大量的資金投入購買新器件的高K材料，應力工程、金屬柵極和柵極疊層設備。我們能夠克服困難，生產出45nm節點的原型器件，但是功耗未達要求。
45nm節點是創新，它不同于65nm節點，有相當大的困難，為了達到新節點，設備制造商要尋求電路設計者的幫助，解決例如功耗等問題。光刻技術的以規則為基礎的光學近接修正在65nm節點之后就不適用了，轉而使用以模型為基礎的修正方法。
Xilinx公司Daniel Gitlin代表用戶觀點發言，他說為了保持提早一年達到ITRS的進程，公司必須遲早建立與EDA業和晶圓代工廠的密切合作關系。此外，公司仍面臨兩個問題，第一是與圖形有關的數量不斷增加，導致電路設計和建模更加困難。與此同時，供電電壓不斷降低，相應速度比閾值電壓下降還要快，已經使得設計窗口大約只有0.7V可供電路設計者使用。
我認為通向65nm道路的前面出現叉道，事實上已經不可能繼續縮小柵極氧化層的厚度，我們轉向采用遷移率工程和新的柵極疊層。但是，這些技術又產生更嚴重的布局依賴性。我們仍在前進，制程工程并無必要對全部工序都革新，然而應該有所發展。通過傳統技術解決新的問題時，每一節點都會增加一些因素，改善EDA工具可化解這些復雜性，制程中的設計規則數目似乎也遵循自己的摩爾定律。
主旨報告和重點發言后，座談會成員與參加會議的代表們還進行了討論，限于篇幅在此從略。（李）