擴頻通信系統的FPGA實現

　　擴頻通信自上世紀50年代中期被美國軍方開始研究以來，一直為軍事通信所獨占，廣泛應用于軍事通信、電子對抗以及導航、測量等各個領域。進入上世紀90年代以后，擴頻通信又開始向各種民用通信領域發展，典型的如CDMA和GPS等。應用最廣的是直接序列擴頻方式(DSSS)。它是將待傳送的信息數據被偽隨機碼調制，實現頻譜擴展后再傳輸，接收端則采用相同的編碼進行解調及相關處理，恢復原始信息數據。

　　本文采用VHDL語言、Altera公司的集成開發環境QuartusII 6.0和Cyclone系列芯片EPlC3T144C8以及Prote199se完成對直接序列擴頻發射系統和接收系統的軟件仿真和硬件電路設計。

擴頻通信系統發送端設計

　　擴頻通信可以顯著提高通信系統抗下擾的能力，特別是頻率選擇性衰落和多徑干擾。為此在發端輸入的信息先經信息調制形成數字信號，然后由擴頻碼發生器產生的擴頻碼序列去調制數字信號以展寬信號的頻譜。展寬后的信號再調制到射頻發送出去。

　　一般的擴頻通信系統都要進行三次調制：一次調制為信息調制，二次調制為擴頻調制，三次調制為射頻調制，如圖1所示。

　
 
擴頻碼序列
　　在擴展頻譜通信中需要用高碼率的窄脈沖序列，現在實際當中用得最多的是偽隨機碼或稱PN碼。

　　這類碼序列最重要的特性是具有近似于隨機信號的性能。因為噪聲具有完全的隨機性，也可以說具有近似于噪聲的特性。但是，真正的隨機信號和噪聲是不能重復再現和產生的。我們只能產生一種類周期性的脈沖信號來近似隨機噪聲特性。二元M序列是一種偽隨機序列。

　　構造一個產生M序列的線性移位寄存器，首先要確定本原多項式，本電路設計中，我們構造的M序列：n=4，周期p=15，PN碼為：111101011001000．如圖2所示。

　
 
　　D1、D2、D3、D4為四級移位寄存器，求和符號為模二加法器。移位寄存器的作用為在時鐘脈沖驅動下，能將所暫存的"1" 和"0"逐級向右移。模二加法器的作用為異或運算。在時鐘脈沖的驅動下，四級移位寄仔器的暫存數據按順序改變，輸出序列在時鐘脈沖作用下做周期性的重復。

　　我們通過Altera公司的集成開發環境QuartusII 6.0對設計進行驗證，如圖3所示。

　　Reset為復位信號，code為發送的信息，pn為產生的M序列。

擴頻通信系統接收端設計

　　在接收端收到的寬帶射信號，變頻到中頻，然后由本地產生的與發送端相同的擴頻碼序列去相關解擴。再經信息解調、恢復成原始信息輸出。接收框圖如圖4所示。

　　同步系統是擴頻通信接收端的關鍵技術。它的作用就是要實現本地產生的PN碼與接收到的信號中的PN碼同步，即頻率上相同，相位上一致。同步過程一般說來包含兩個階段。

(1) 接收機在一開始并不知道對方足否發送了信號，因此，需要有一個搜捕階段，即在一定的頻率和時間范圍內搜索和捕獲用信號，即所謂的粗同步。

(2) 完成搜捕過程后，則進入跟蹤過程，即繼續保持同步，如果收發兩端的頻率和相位發偏移，同步系統能加以調整，使收發信號仍然保持同步，即所謂的細同步。

　　在接收端設計中分析了傳統的滑動相關法滑動速度慢搜獲時間長的缺點，提出了捕獲速度快且具有碼序列識別功能的匹配濾波搜捕法。

匹配濾波搜捕法

　　直接序列擴頻解擴系統中，數字匹配濾波器的捕獲思路是以接收端擴頻碼序列作為數字FIR濾波器的抽頭系數，對接收到的信號進行相關濾波。原理如圖5所示。

　
 
　　濾波輸出結果進入門限判決器進行門限判決，如果超過了設定門限，就表明此刻本地序列碼的相位與接收擴頻序列碼的相位達到同步。如果未超過設定門限，則表明此刻本地序列碼的相位與接收到的擴頻序列碼的相位不同步，需要再次重復相關運算，直到同步為止。
數字匹配濾波器由移位寄存器、乘法器和累加器三部分組成，這只是一個FIR濾波器的結構形式，只不過偽碼寄存器中的系數為-1或+1，實際并不是真正意義上的乘法。偽碼寄存器中的數據可以由一個偽隨機序列發生器產生。

　　數字匹配濾波器的表達式為
 

　　其中，x(n)為輸入信號；h(-i)為濾波系數，由接收端擴頻碼決定，取值-1或+1，M序列碼元為1，取值為+1，M序列碼元為0，取值為-1。匹配濾波器的長度N等于擴頻比，也就是對于每一信息符號的擴頻碼元數，即Tb／Tc。當輸入信號缸{x(n)}與本地擴頻碼{h(-i)}匹配時，此時輸出 z達到最大，將超出預先設定的門限，表示捕獲成功。具體電路由DSP Builder 工具實現如圖6所示。

 
　　再由DSP Builder工具自帶的Complier功能，將電路描述轉化成VHDL語言，供下載到FPGA中進行調試。
我們通過Altera公司的集成開發環境QuartusII 6.0對設計進行驗證。如圖7所示。

　
 
　　M_initial為輸入到反饋寄存器的初始狀態，r_en運算允許位，r為捕獲標志位。
數字跟蹤環路實現

　　當擴頻接收機與接收信號粗同步后，就必須使它這樣工作下去：應保持鎖定，即使用本地碼準確地跟蹤輸人信號的偽隨機碼相位和載波頻率，為解擴提供必要的；對同步不斷檢測，一旦發現失鎖，應返回捕獲狀態，重新同步。這就是跟蹤需要完成的任務。

　　一般在設計中采用早遲門跟蹤環路(DLL)。因為通常擴頻系統工作在非常低的信噪比境，要完成載波解調是非常閑難的，而采用這種類環路不要求在跟蹤過程中產生相關載波。

　　早遲門跟蹤環路通常由超前一滯后相關器、碼鑒相器、碼環路濾波器和碼NCO等部分組成。具體工作過程如圖8所示。

　
 
結束語
　　該設計在Cyclone系列芯片EPlC3T144C8芯片上實現了直接序列擴頻發射和接收系統的硬件調試。PN碼長度127位，碼片速率1.5M／s，晶振頻率30M，經倍頻系統工作在248M，擴頻增益為35dB，系統通信速率1M／s。

　　FPGA實現擴頻系統是一個完全的硬件構架，比傳統的DSP實現方式，處理速度快1.5～2儲，硬件延時減少100ns，同時采用了流水線技術，提高了系統并行處理的能力。所有模塊都集成在一個芯片中，提高了系統的穩定性和可靠性。