CISCO_服務器設計中的EMI和SI問題

　　統時鐘設計和布線
　　(以減小時鐘傾斜(Skew)導致的時鐘余裕 (timing margin) 受損)
　　時鐘走線首先要注意避免阻抗不連續，在驅動器端的時鐘線設定阻抗為Z0為40Ω，然后每條線扇出成一對線，每條的Z0基本加倍，使信號反射減至最小。時鐘傾斜(timing skew)的問題是通過仿真解決，并將走線布到同一層上，管腳上時序信息是經過測試驗證過的。
　　
　　優化電源層結構，防止電源的電磁輻射影響信號層
　　(減小耦合噪聲，△I噪聲，模式轉換噪聲mode conversion noise)
　　在開始的面包板(breadboard)上采用的是8層結構，電源層和地層之間夾了兩層信號層。電源層的特征阻抗超過了40Ω@100MHZ，這個值對電源層來說太大了，所以加上了許多高速低寄生串阻的退耦電容。用增加退耦電容的方法對以前的TTL CMOS電路設計是足夠了，但在本設計中，因為含有奔騰Òpro處理器，電源層和地層上就會有明顯的沖擊電流。電源層的中電流強度將會幾倍于信號電流強度，由此在電源和地層之間的強輻射將會干擾電源地層間的任何信號，干擾強度會超出GTL＋噪聲容限。
　　
　　電源層結構
　　新的母板采用10層結構，并且電源層和地層緊貼一起。這樣電源層地層上電流造成的輻射就會集中于兩層之間，很少干擾信號層，這種結構電源的特征阻抗Zopwr=9W@100MHZ，電源和地層構成了一個大的低電感分布電容，自振頻率為400MHZ。并且在新結構下，除一個信號層之外，其余信號層都緊貼了地層。
　　
　　減少模式轉換噪聲(Mode Conversion noise)
　　為減少模式轉換噪聲，要盡量避免信號線的層次轉換，以防止回路電路(在電源層地層流動，高頻信號回路電路盡量與信號線貼近)被切斷；信號走線一定要換層的地方，一般要限制信號換的層次(如TOP層信號可換到第一內部信號層，因為這兩個信號層都緊貼第一地層)，以保證回路電流路徑的完整，如果信號換層過多(使回路電流不能在同一地層上流動了)，必須在換層的過孔旁邊加地孔，使地回路電路也能順利換層。
　　譯者注：對流動在電源層上的電流回路也應該有同樣措施，即如果電源回路電流也要換層時，同樣應考慮加電流孔！
　　
　　優化處理器電流產生與分布
　　(減少耦合噪聲，△I噪聲和模式轉換噪聲)
　　改進的CPU卡采用了電源/地作夾層的8層布線結構，該卡面臨了幾種不同電源電壓的挑戰，除地之外一共有六種電壓(VCCPX、VCC3-3V、VTT、VREF、VCC、PLUS12V)需要分布。為了控制大電流，所有信號層都被分成局部信號和局部平面；電源層被分割，而地層則是連續平面。

　　信號完整性仿真(Timing Driven Signal Integrity Simulation/Verification)，用靜態時序分析工具(MOTIVE)驅動傳輸線仿真XTK。這項分析是針對整個系統進行的，分析了連接CPU卡、母板和擴展卡的GTL＋總線上的信號。
　　時序分析首先要先建立處理器和各芯片的時序模型，描述了下列參數Tco(clock to out_valid)，建立時間setup、保持時間hold，時鐘不確定性clock uncertainty等等，這些參數送入XTK來計算傳輸延遲(含耦合效應)和串撓，結果輸入MOTIVE，檢查信號的建立時間，保持時間達不達要求。對多板設計而言，這是必要的。母板本身又可以看做設計高速I/O擴展口的平臺。
　　
　　Motive延遲分析結果
　　結果表明靜態時序分析使實際的物理系統遵循了所有處理器/芯片的規范。
　　
　　用Monte Carlo分析法分析PCB參數
　　PCB參數在實際PCB生產中會有變化，分析這些參數的目的即在于找到這些參數的變化對串撓和延遲的影響。
　　敏感性分析主要針對布線/板/材料的參數。比較重要的有層間介質厚度、介電常數、線寬和銅箔厚度。分析之后，發現銅箔厚度可以忽略。因為串撓分析相當費時間，所以開始只分析些地址線、控制線和4條串撓最強的連線。剩下的PCB參數對互連線傳輸特性都有重要影響，而且參數變化空間很大，所以采用Monte Carlo分析法。
　　分析中采用了單一的幾率分布，也就是說參數在最小和最大值之間是等概率分布的。在各參數取不同值的條件下，做了一系列分析，用直方圖表示了結果。為了節約時間，進行更徹底的分析，使用了多個XTK的許可證(license)對多個CPU分析。
　　在PABEC(110mV with 7loads)帶負載條件下，在所有參數變化范圍內，最大串撓小于120mV。
　　
　　熱完整性––– 熱分析
　　在一個特制的機殼中，在一系列特定條件下，估計對芯片工作不利的工作溫度。
　　熱分析主要依靠測試而不是分析，因為目標機是現成的。工作的目的是要深刻理解溫度對PCB材料(FR4)和銅的影響，及由此對GTL＋總線的影響。
　　熱分析將PCB看在一個熱耗散結構，被器件加熱。
　　熱測試的儀器是CompixTM6000輻射掃描儀，掃出的圖像可定量分析熱分布和溫度，然后算出銅電阻變化和FR4板材的透電率。結果表明，溫度效應比起其它噪聲源來說可能影響較小，只是電阻增大引起幾mV壓降。PR4的透電率變化沒有造成明顯后果。新的設計中，對器件的布局做了調整，將機箱的通風條件做了改善。實驗表明，在室內即使到40℃時，機箱的散熱也是充分的。
　　
　　測試儀器：
　　l HP54111D Digitizing Oscilloscope
　　l HP16500B Modular logic Analysis System
　　l HPE2910A PCI Bus Exercizer
　　l Tektroniz CSA803+ Dual SD24 TDR/S.H.20GHZ
　　l Tektroniz DSA602A Digitizing Signal Analyzer
　　l Tektronix TLS216 Logic Scope
　　l Mistell aneous Lab Instrumentation
　　l Compix 6000 Infrared emissivity Scanner
　　
　　總結
　　帶8個總線負載
　　l 串撓：小于120mV(原先>550mV)
　　l EMI：符合FCC“B”標準(4處理器@166MHZ)
　　(原先不符合FCC“A”標準（在1處理器@133HZ）)
　　l VREF Margin test ：NMH>355mV; NML>270mV
　　l 延遲：總線延遲減少了400ps
　　l 溫度：保持在所有器件的允許范圍內
　　l Monte Carlo分析：
　　無負載條件(PABEC接插件上無負載)，在PCB參數變化范圍為10％時，噪聲延遲全都達標。
　　全負載條件：噪聲和延遲有所增大，但仍能達標
　　輕負載條件(一個CPU卡和一個終端卡)沒任何危險
　　
　　
　　結論：分析仿真和測試使產品上市時間得到保證。