理想的系統級設計解決方案

電子工程中的一個明顯的趨勢是系統級的集成，將存儲、處理和邏輯等元器件功能集成在一起能大幅度減少功耗，節約空間和成本。Atmel公司推出的現場可編程系統級集成電路(Field Programmable System Level IC, FPSLIC)包括了上述三種類型功能，即：存儲器、處理器和邏輯電路。具備系統開發軟件的FPSLIC可同時縮短產品的上市時間。但是人們自然會想到其它多種選擇，如專用集成電路(ASIC)、高密度現場可編程門陣列(FPGA)以及ASIC/FPGA的混合體等，它們彼此之間有何不同，本文做一初步分析。

直到最近，系統級集成一直是通過基于單元(cell-based)或掩膜（masked)ASIC實現，它們曾是唯一的具備足夠密度來進行系統級設計的解決方案。但是ASIC高的不可重復使用工程(non-recurring engineering, NRE）成本、長的設計研發時間(long-lead time）和大的最低定貨數量使之僅僅局限于那些壽命周期較長的大批量訂貨產品的設計，而系統級ASIC最低定貨數量要求每年每個設計要超過$500，000。壽命周期較短、中低批量訂貨、產品上市時間的壓力以及快速發展的設計標準是ASIC技術所不適應的，市場不能承受其較長產品開發周期和高NRE。即使ASIC方案滿足了批量標準，在糾正一個設計錯誤或對產品做適當改進時，任何設計改變都會導致大量報廢元器件和另一個長產品開發周期。對于快速發展的通信、網絡和多媒體等方面的設計應用，這種問題尤為突出。因此特別需要一種可編程解決方案，可在開發甚至在生產階段對產品進行任意改進。而這些是ASIC所不能做到的。

為適應快速發展的技術，許多設計將可編程邏輯電路、分立標準產品（微控制器和存儲器）和專用標準產品（ASSP）(如T1接口、ATM、10/100PHY和音頻/視頻編碼解碼器等) 結合在一起來達到目的。盡管這種途徑具有改進設計的靈活性，但不具備系統級單片集成電路所擁有的性能、功耗、空間和可靠性等優勢，因此單一芯片可編程解決方案是一種優選。

高密度FPGA在實現可編程系統級集成(SLI)方面可能是最受推崇的，因為這些器件足夠大，能夠滿足設計中系統級集成要求，否則就只能求助于基于單元或掩膜ASIC。FPGA在密度方面可和掩模ASIC相媲美，而且低密度FPGA ，價格也具有優勢。高密度FPGA被認為是系統級集成可編程單一芯片解決方案，盡管大的FPGA在可編程性方面極具吸引力，但也確有一些明顯的弱點。

雖然技術進步已經降低了中、低密度FPGA的成本，使其價格與ASIC旗鼓相當，但是高密度FPGA還是極其昂貴，使它們的應用只局限于少數貴重產品。雖然FPGA能將ASIC的設計周期減半，無論在設計還是在開發方面，復雜的高密度FPGA仍是系統級設計者所要面對的挑戰。設計一個百萬門的FPGA邏輯電路需要大量時間。有時會用知識產權(IP)芯核來縮短設計周期，但將廠商提供的IP芯核應用于設計本身就是一個非常繁瑣、耗時的過程，而決定一個產品成敗的關鍵因素是上市時間。盡管FPGA是完成數據通路功能的有效手段，控制邏輯電路最好采用CPLD或微控制器(mc)架構，用FPGA實現控制邏輯電路面積利用率較低。

在FPGA方案中，由于存在系統功耗和動態功耗兩個主要部分，因此功耗是另一重要問題。前一種功耗來源于I/O結構，在輸出從一個邏輯狀態變到另一個狀態時，有相當多的功率被耗散掉。PCB上的電容性負載是這種功耗的根源，通過集成減少系統中的元器件的數量可大大減少系統功耗。由于多數較大的FPGA仍必須要連接到一高帶寬mc總線，在此接口也存在相當大功耗。完成設計的大量單元核和內置時鐘分布是動態功耗的主要來源。因此，用于系統級集成設計的高密度FPGA相應地耗散較多的功率。

最近開發的ASIC/FPGA混合體將可編程邏輯時鐘和硬連線（hard-wired)mp核集成在一起，但是還沒有一種方案能提供設計工具，并實現真正系統級的集成----即：將可編程邏輯、mc、存儲器集成在一起。

面對將可編程性和系統級集成結合在一起的挑戰，Atmel公司一直致力于開發系統級集成電路系列。FPSLIC通過提高硅片面積利用率來實現系統芯片（SoC），其中包括用于數據通路邏輯的AT40K FPGA、基于RISC用于邏輯的AVR mc、一個硬件乘法器、MCU外圍和36kb的SRAM。此架構適合于網絡、通信、多媒體、音頻、手持便攜機和工業控制等應用場合。

AT40K FPGA核基于SRAM，完全和PCI兼容。每一邏輯單元的八角形架構使它能夠完成復雜的DSP功能而沒有對總線資源有任何影響。這些單元被設置成4×4形狀，位于每一角的是一個10ns單/雙端口SRAM模塊。讓SRAM遍及FPGA可使無論何處都得到所需的存儲器，并可支持高性能FIFO設計。FPGA已經具備10到40K邏輯門和8個全局時鐘。嵌入式的AVR mc執行一個時鐘周期內的指令，達到約1MIPS/MHz的吞吐量。這樣大的吞吐量使得系統能夠優化功耗和處理速度之間的關系。其30 MIPS內核是基于一改進的RISC架構，該架構將一套rich指令和32個通用寄存器結合在一起。所有這32個寄存器都直接連接于算術邏輯單元（ALU），在一個時鐘周期內的一個指令內，兩個獨立的寄存器都可被存取。這種架構編碼更為有效，可比常用的CISC mc快十倍。

AVR執行來自片上SRAM的指令，應用AT17系列存儲器和可編程EEPROM，FPGA構形存儲器和AVR指令碼SRAM可在系統加電時載入。通過在單一可編程器件上集成三種主要系統級模塊，Atmel公司已經生產出一種高性能的系統級集成產品，具有高靈活性、高性價比，完全滿足通用SLI器件的應用要求。

FPSLIC具備一套完全集成的EDA設計工具---SystemDesigner。協同認證的工具作為標準有助于設計虛擬樣機，使系統集成中所遇到的問題能夠盡早解決，從而縮短設計周期。協同認證也能很快權衡利弊，以得到更高的系統效能。FPSLIC和SystemDesigner軟件作為一完整的系統集成解決方案，已經工程化以加速新產品上市。為了制造可編程系統級產品，Atmel公司集成了所有需要的功能，FPSLIC提供給用戶的是系統設計綜合解決方案。它能逼真地模擬一個典型系統級架構，在微控制器(mc)、存儲器和邏輯電路之間有通用接口，使設計者能夠集中考慮系統設計增加的價值而不損害靈活性和其它性能。

硅片面積利用率高導致更小的芯片尺寸、更快的開發速度、更高性能的設計和更低的功耗。通常情況下，提高硅片面積利用率折衷方案缺乏靈活性。但將高性能的RISC mc和FPGA結合起來應用，配合一動態尋址的SRAM存儲器，既能夠保證靈活性，也能提高性能。通過更為有效地利用邏輯資源、集成和避免使用電容性負載、時鐘分區和AVR核的成組方式(burst-mode)處理，FPSLIC器件可最大限度地減少功耗。

體積小、功耗低和開發周期短，使FPSLIC非常適合于快速發展的移動電子設備。不久的將來，PDA、移動電話、尋呼機和全球衛星定位(GPS)等功能將可由一PDA大小的手持設備所包容，FPSLIC是這種應用的理想解決方案。■（光）