信號完整性問題及其解決方法

信號完整性(Signal Integrity)是指信號未受到損傷的一種狀態，它表示信號質量和信號傳輸后仍保持正確的功能特性。良好的信號完整性是指在需要時信號仍能以正確的時序和電壓電平值作出響應。隨著高速器件的使用和高速數字系統設計越來越多，系統數據速率、時鐘速率和電路密集度都在不斷增加。在這種設計中，系統快斜率瞬變和工作頻率很高，電纜、互連、印制板(PCB)和硅片將表現出與低速設計截然不同的行為，即出現信號完整性問題。

信號完整性問題能導致或者直接帶來信號失真，定時錯誤，不正確數據、地址和控制線以及系統誤工作甚至系統崩潰，解決不好會嚴重影響產品性能并帶來不可估量的損失，已成為高速產品設計中非常值得注意的問題。

信號完整性問題的真正起因是不斷縮減的信號上升與下降時間。一般來說，當信號跳變比較慢即信號的上升和下降時間比較長時， PCB中的布線可以建模成具有一定數量延時的理想導線而確保有相當高的精度。此時，對于功能分析來說，所有連線延時都可以集總在驅動器的輸出端，于是，通過不同連線連接到該驅動器輸出端的所有接收器的輸入端在同一時刻觀察都可得到相同波形。

然而，隨著信號變化的加快，信號上升時間和下降時間縮短，電路板上的每一個布線段由理想的導線轉變為復雜的傳輸線。此時信號連線的延時不能再以集總參數模型的方式建模在驅動器的輸出端，同一個驅動器信號驅動一個復雜的PCB連線時，電學上連接在一起的每一個接收器上接收到的信號就不再相同。從實踐經驗中得知，一旦傳輸線的長度大于驅動器上升時間或者下降時間對應的有效長度的1/6，傳輸線效應就會出來，即出現信號完整性問題，包括反射、上沖和下沖、振蕩和環繞振蕩、地電平面反彈和回流噪聲、串擾和延遲等。

表1列出了高速電路設計中常見的信號完整性問題，以及可能引起該信號完整性的原因，并給出了相應的解決方法。

目前，解決信號完整性問題的方法主要有電路設計、合理布局和建模仿真。

電路設計中，通常采用以下方法來解決信號完整性問題：

·控制同步切換輸出數量，控制各單元的最大邊沿速率 (dI/dt和dV/dt)，從而得到最低且可接受的邊沿速率；

·為高輸出功能塊(如時鐘驅動器)選擇差分信號；

·在傳輸線上端接無源元件(如電阻、電容等)，以實現傳輸線與負載間的阻抗匹配。端接策略的選擇應該是對增加元件數目、開關速度和功耗的折中，且端接串聯電阻R或RC電路應盡量靠近激勵端或接收端。

布線非常重要，設計者應該在不違背一般原則的前提下，利用現有的設計經驗，綜合多種可能的方案，優化布線，消除各種潛在的問題。一方面要充分利用現有的、已經過驗證的布線經驗，將它們應用于布線工作中；另一方面要積極利用一些信號完整性方面的仿真工具，約束、指導布線。

合理進行電路建模仿真是最常見的信號完整性解決方法。在高速電路設計中，仿真分析越來越顯示出優越性。它給設計者以準確、直觀的設計結果，便于及早發現問題，及時修改，從而縮短設計時間，降低設計成本。

在進行電路建模仿真過程中，設計者應對相關因素作合理估計，依據適當的仿真工具建立合理模型。對于IC應用，可利用仿真來選擇合理的端接元件并優化元器件布局，完成正確的端接策略和布局約束機制，從而解決信號完整性問題。

要真正在電路設計、合理布局和建模仿真中解決信號完整性問題，相應的EDA工具是不可缺少的。下面我們將具體介紹利用仿真工具來進行信號完整性問題分析的方法。

IBIS模型是一種基于V/I曲線對I/O buffer快速準確建模的方法，是反映芯片驅動和接收電氣特性的一種國際標準，它提供一種標準的文件格式來記錄如驅動源輸出阻抗、上升/下降時間及輸入負載等參數以及驅動器、接收器的行為描述，但不泄漏電路內部構造的知識產權細節。欲使用IBIS進行實際的仿真，需要先完成以下工作：

(1) 獲取有關芯片驅動器和接收器的原始信息源；

(2) 獲取一種將原始數據轉換為IBIS格式的方法；

(3) 提供用于仿真的可被計算機識別的布局布線信息；

(4) 提供一種能夠讀取IBIS和布局布線格式并能夠進行分析計算的軟件工具；

IBIS提供兩條完整的V-I曲線，分別代表驅動器為高電平和低電平狀態，以及在確定轉換速度下狀態轉換的曲線。V-I曲線的作用在于為IBIS提供保護二極管、TTL圖騰柱驅動源和射極跟隨輸出等非線形效應的建模能力。

由上可知，IBIS模型的優點可以概括為：

·在I/O非線形方面能夠提供準確的模型，同時考慮了封裝的寄生參數與ESD結構；

·提供比結構化的方法更快的仿真速度；

·可用于系統板級或多板的信號完整性分析仿真。可用IBIS模型分析的信號完整性問題包括：串擾、反射、振蕩、上沖、下沖、阻抗不匹配、傳輸線分析、拓撲結構分析等。IBIS尤其能夠對高速振蕩和串擾進行準確精細的仿真，可用于檢測最壞情況的上升時間條件下的信號行為及一些物理檢測無法解決的情況。

(1)器件選擇

為實現某一功能，很多廠家都可提供相應的器件完成。這樣，在主器件已定的情況下，究竟選哪一廠家的器件為好，在低速系統設計中不成問題。但在高速系統設計中就可能成為重要問題之一，因為不同器件之間匹配效果不同。這時，如果我們利用仿真工具先進行一下仿真，將主器件與各外圍器件之間的匹配情況先行掌握，那么在設計真正開始之前我們就能將最匹配的器件選中，從而一開始就將信號完整性問題加以控制。

(2)確認仿真分析的信號

對于一般高速PCB設計來說，不要求所有的信號都要做信號完整性分析，因為有些信號屬于低速信號且對信號的要求不太嚴格。這時只對要求嚴格的信號進行仿真即可，節約研發時間。

(3) 獲取模型

模型的正確與否將直接影響到仿真結果，因此必須保證元器件的模型參數能正確反應仿真的規定條件，如頻率、電平等。

(4)定義仿真參數

仿真參數，是指驅動源的開關速度、布線最大/最小允許長度、傳輸線阻抗、阻抗容限及PCB參數等。 在仿真前，定義好各種仿真參數是很重要的，因為參數不準確，仿真結果將不可信。同時，采用哪種分析方式也要謹慎考慮，設計后的信號反射及串擾往往能反映實際走線的真實情況。而對于約束條件，一定要根據邏輯電平要求和器件本身的參數去確定，可通過元器件的電氣參數、規格書等來確認合理的值。

(5)仿真分析

當所有條件和參數設定好后，即可開始進行仿真計算了。由于信號多且計算量大，因此，最好先找一些最極端的條件來仿真，如最短、最大的長度等。這樣可及時發現問題，并做出修改。

(6)分析輸出結果并保存分析資源

輸出結果有報表和波形兩種方式。對于多個網絡分析，通常是先看報表，如果發現可疑和超出范圍的報告數據，再看波形分析原因。預走線分析的結果通常是用于產生約束條件，而走線后分析的結果則是驗證真實的設計能否滿足所規定的約束條件。一旦發現數據超出范圍，應該找出解決方法，并再次仿真。通常的解決方法有檢查電源、地層分配，拓撲結構，終端匹配的方法，改用不同速度的器件，以及重新擺放器件等。具體根據設計的方式方法不同而分析原因。

當分析完成后，就可將獲得的約束條件等電氣規則保存下來并嵌入到具體的PCB布局布線中。遵守這些約束條件，設計人員就可基本解決高速PCB設計中出現的信號完整性問題。另外，當分析完成后，設計者還應將分析的結果數據及各種條件參數保存下來，以便以后應用到類似的設計線路中，縮短開發周期。

SpectraQuest SI Expert是Cadence公司為了滿足高速PCB設計而開發的一個集成設計分析環境，可以解決在設計的各個環節中存在的與電氣性能相關的問題。通過對時序、信噪、串擾、電源構造和電磁兼容等多方面因素進行分析，SpectraQuest SI Exper可以使設計工程師在進行實際的布局布線之前對系統的時間特性、信號完整性、EMI等問題作一個最優化的設計。

SpectraQuest SI Exper可以接受許多第三方廠商的IBIS模型，并提供強大易用的參數設置環境，針對不同設計要求規定不同的約束條件。這些約束條件包括范圍廣泛的物理和電氣性能參數，如PCB線寬、過孔數目、阻抗范圍、峰值串擾、上、下沖特性、信號延時和阻抗匹配等。不同的約束條件可以通過參數分配表分配給電路板上不同的特定區域。這樣，利用IBIS模型，SpectraQuest SI Exper就可對電路進行仿真。

圖1表示了一個高速PCB設計分析流程，SpectraQuest SI Expert在其中起作用的部分在圖中進行了標注。

SpectraQuest SI Exper內部包括SigXplorer、SigNoise等信號完整性分析工具。SigXplorer能夠接受IBIS模型，將其轉換為獨特的設計模型化語言DML以完成復雜I/O結構的建模，然后對其進行十分快速的仿真。SigXplorer 中的Constraint Manager能夠對仿真中使用的參樹進行管理，并將其嵌入到后續布局布線約束條件中。SigNoise是對信噪、串擾和電磁兼容進行分析的工具環境，包括Tlsim傳輸線分析器、波形顯示器等。■