小間距QFN封裝PCB設(shè)計(jì)串?dāng)_抑制分析

　　值得注意的是，當(dāng)我們調(diào)整了走線與參考平面的距離之后，差分線的阻抗也隨之發(fā)生變化，需要調(diào)整差分走線滿足目標(biāo)阻抗的要求。芯片的SMT焊盤距離參考平面距離變小之后阻抗也會(huì)變低，需要在SMT焊盤的參考平面上進(jìn)行挖空處理來(lái)優(yōu)化SMT焊盤的阻抗。具體挖空的尺寸需要根據(jù)疊層情況進(jìn)行仿真來(lái)確定。

　　從仿真結(jié)果可以看出，調(diào)整走線與參考平面的距離后，使用緊耦合并增加差分對(duì)之間的間距可以使差分對(duì)間的近端串?dāng)_在0~20G的頻率范圍內(nèi)減小8.8~12.3dB.遠(yuǎn)端串?dāng)_在0~20G范圍內(nèi)減小了2.8~9.3dB.

　　四、結(jié)論

　　通過(guò)仿真優(yōu)化我們可以將由小間距QFN封裝在PCB上引起的近端差分串?dāng)_減小8~12dB，遠(yuǎn)端串?dāng)_減小3~9dB，為高速數(shù)據(jù)傳輸通道提供更多裕量。本文涉及的串?dāng)_抑制方法可以在制定PCB布線規(guī)則和疊層時(shí)綜合考慮，在PCB設(shè)計(jì)初期避免由小間距QFN封裝帶來(lái)的串?dāng)_風(fēng)險(xiǎn)。