小間距QFN封裝PCB設計串擾抑制分析

　　值得注意的是，當我們調整了走線與參考平面的距離之后，差分線的阻抗也隨之發生變化，需要調整差分走線滿足目標阻抗的要求。芯片的SMT焊盤距離參考平面距離變小之后阻抗也會變低，需要在SMT焊盤的參考平面上進行挖空處理來優化SMT焊盤的阻抗。具體挖空的尺寸需要根據疊層情況進行仿真來確定。

　　從仿真結果可以看出，調整走線與參考平面的距離后，使用緊耦合并增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率范圍內減小8.8~12.3dB.遠端串擾在0~20G范圍內減小了2.8~9.3dB.

　　四、結論

　　通過仿真優化我們可以將由小間距QFN封裝在PCB上引起的近端差分串擾減小8~12dB，遠端串擾減小3~9dB，為高速數據傳輸通道提供更多裕量。本文涉及的串擾抑制方法可以在制定PCB布線規則和疊層時綜合考慮，在PCB設計初期避免由小間距QFN封裝帶來的串擾風險。