FPGA的FIR抽取濾波器設計

　　以上就是抽取濾波器完成一次抽取濾波的全過程。可見，從數據x(n)輸入到濾波結果y(n) 輸出需要8個工作時鐘。如果控制器不停地向乘法器和加法器發送抽頭、系數和控制信號，就會形成流水線操作，那么每過兩個時鐘，抽取濾波器就會輸出一個濾波結果。

　　兩點注意事項

　　(1)兩個n位二進制數相加，其和至少需要n+1位二進制數才能正確表示。本設計中的加法器輸入/輸出都是18bit，為了防止加法器溢出，應確保18bit輸入數據x(n)的最高兩位相同(都是符號位)。

　　(2)為了實現抽取濾波器的多級串聯結構，應統一輸入數據有效信號enable和輸出數據有效信號valid的時序要求。本設計規定控制器在累加器輸出濾波結果后的下一個時鐘送出濾波結果有效信號，時寬為一個工作時鐘周期。

　　設計特點

　　采用此設計結構實現抽取濾波器有以下三個特點：

　　(1)節省片內資源，提高資源使用效率。由于利用IP核生成的濾波器往往不能針對實際情況合理的利用片內資源，造成資源浪費。本設計采用了流水線結構，所有功能模塊都滿負荷工作，沒有空閑等待時鐘，從而節省了片內資源，提高了資源利用率。

　　(2)可以實現抽取濾波器多級結構。針對抽取濾波器的輸出特性，可以采取相同的設計方法，再設計一級抽取濾波器，對前一級輸出的數據再次抽取濾波，從而實現多級抽取濾波器結構。

　　(3)設計靈活，擴展性強。用寄存器存放抽頭和系數適用于濾波器階數較少的情況，如果需要用上百階的抽取濾波，最好用XC2V1000片內RAM存放抽頭和系數，這時只要稍微改動控制器的邏輯設計即可實現。在此基礎上，還可實現可編程抽取濾波器。

　　結語

　　本文以實現抽取率為2、具有線性相位的3階FIR抽取濾波器為例，介紹了一種用Xilinx公司的XC2V1000實現FIR抽取濾波器的設計方法。用該方法設計出的抽取濾波器靈活性強，資源利用率高，能廣泛應用于數字接收領域。