引進(jìn)CRC/3DS架構(gòu)　DDR4數(shù)據(jù)傳輸性能/可靠度躍升

　　相較前一代記憶體規(guī)格，第四代雙倍資料率(DDR4)新增超過(guò)二十種功能，其中，采用循環(huán)冗余校驗(yàn)碼(CRC)和立體矽堆疊(3DS)技術(shù)更是重大變革，前者可即時(shí)檢測(cè)資料匯流排上的錯(cuò)誤訊息，提升可靠度;后者對(duì)提升時(shí)序和功率效能則大有幫助。

　　隨著標(biāo)準(zhǔn)不斷演進(jìn)，新一代記憶體規(guī)范通常著重于提升資料傳輸速率，其他方面僅略做調(diào)整，但第四代雙倍資料率(DDR4)并非如此。DDR4首次亮相時(shí)，便新增超過(guò)二十種功能，比先前DDR規(guī)格足足多一倍。

　　前幾代的DDR規(guī)格創(chuàng)新，主要目標(biāo)是提供更快速度或更廣泛的應(yīng)用，然而，為使低耗能效益持續(xù)有所改善，DDR產(chǎn)品須進(jìn)行更大的設(shè)計(jì)變革;新一代的DDR4不僅提高速度，也拓展市場(chǎng)廣度，以下列舉幾項(xiàng)DDR4的重大變革。

　　新增CRC驗(yàn)證機(jī)制　DDR4可檢測(cè)資料匯流排錯(cuò)誤

　　首先，DDR4在可靠性和制造技術(shù)方面都大幅改進(jìn)，讓DDR測(cè)試變得更方便。舉例來(lái)說(shuō)，DDR4新增寫(xiě)入資料時(shí)的循環(huán)冗余校驗(yàn)碼(Cyclic Redundancy Check, CRC)，可即時(shí)檢測(cè)資料匯流排上的錯(cuò)誤訊息，一旦發(fā)現(xiàn)CRC錯(cuò)誤，且寫(xiě)入資料被刪除，便很可能是讀取錯(cuò)誤。然而，在匯流排上進(jìn)行CRC運(yùn)算驗(yàn)證，將能在傳輸資料時(shí)檢測(cè)錯(cuò)誤訊息，這對(duì)資料寫(xiě)入和非除錯(cuò)Non-ECC記憶體應(yīng)用有很大的幫助。

　　另外，當(dāng)動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)偵測(cè)到 CRC錯(cuò)誤，如很短的低電壓脈沖，它會(huì)將ALERT_n值標(biāo)記為低值(Low)，并將CRC錯(cuò)誤標(biāo)志MR5，以及CRC錯(cuò)誤狀態(tài)MPR設(shè)定為1;接著，在 CRC錯(cuò)誤被刪除之前，MR5必須重設(shè)為0，或?qū)⑵淝宄?由于CRC錯(cuò)誤和C/A奇偶校驗(yàn)錯(cuò)誤會(huì)產(chǎn)生相同錯(cuò)誤代碼，即ALERT_n LOW，因此，如何判斷錯(cuò)誤類(lèi)型，有賴(lài)于聯(lián)合電子設(shè)備工程委員會(huì)(JEDEC)所提出的解決之道。

　　透過(guò)JEDEC的解決方案，設(shè)計(jì)工程師可由錯(cuò)誤持續(xù)的時(shí)間長(zhǎng)度，來(lái)分辨產(chǎn)生的究竟是哪種錯(cuò)誤。若低值持續(xù)六至十個(gè)時(shí)脈周期，是CRC錯(cuò)誤;如果持續(xù)了四十八至一百四十四個(gè)時(shí)脈周期，則為C/A 奇偶校驗(yàn)錯(cuò)誤。透過(guò)C/A奇偶校驗(yàn)功能，可讓工程師以低成本方式，進(jìn)而確認(rèn)鏈路上的指令和位址匯流排對(duì)稱(chēng)性。

　　善用狀態(tài)分析　DDR4除錯(cuò)效率大增

　　DDR4的最大挑戰(zhàn)，或許是如何在DIMM/SODIMM插槽上進(jìn)行方便探量。由于DDR4采球柵陣列(BGA)封裝，導(dǎo)致DDR3跟DDR4使用不同的DIMM及SODIMM插槽，因此，DDR4需要全新的探量方式。

　　然而，隨著資料傳輸速率提升和電壓下降，資料有效窗口變得更小，當(dāng)資料有效窗口變小，臨界值設(shè)定便成為有效量測(cè)時(shí)脈與時(shí)序模式的關(guān)鍵要素;時(shí)序模式是邏輯分析儀最基本的模式，可告知事件發(fā)生時(shí)間，并可對(duì)邏輯分析儀的內(nèi)部時(shí)脈進(jìn)行取樣;不過(guò)，時(shí)序模式與DDR4系統(tǒng)不同步，因此只能提供有限的系統(tǒng)訊號(hào)流量資訊。

　　此外，狀態(tài)分析同步，代表取樣時(shí)脈來(lái)自待測(cè)裝置(DUT)。而狀態(tài)分析的目的是為了檢查發(fā)生狀況，用戶可藉由追蹤匯流排上的數(shù)值來(lái)得到所需資訊，透過(guò)這種方式，用戶得以監(jiān)控碼流，快速找出功能問(wèn)題。事實(shí)上，狀態(tài)分析能夠和待測(cè)裝置一樣看到DDR4指令、位址、資料與系統(tǒng)時(shí)脈之間的關(guān)系，實(shí)是準(zhǔn)確檢視DDR4活動(dòng)的關(guān)鍵。

　　狀態(tài)模式通常用于軟體除錯(cuò)，以確保記憶體控制器和DRAM之正常運(yùn)作。進(jìn)行硬體除錯(cuò)和軟硬體整合時(shí)，如果難以確定錯(cuò)誤發(fā)生位置，也可使用狀態(tài)模式;常來(lái)自待測(cè)裝置的時(shí)脈產(chǎn)生后，工程師須進(jìn)行準(zhǔn)確的同步取樣，如此能有助系統(tǒng)運(yùn)作在錯(cuò)誤出現(xiàn)時(shí)擷取資料。

　　不過(guò)，如欲準(zhǔn)確擷取匯流排中的資料，邏輯分析儀的設(shè)定/保持時(shí)間(Setup/Hold Time)須短于資料有效窗口，系因資料有效窗口與匯流排時(shí)脈相對(duì)應(yīng)的位置，會(huì)因不同類(lèi)型的匯流排而異。而在DDR4速率下，準(zhǔn)確擷取資料有效窗口變得更為復(fù)雜，其原因來(lái)自邏輯分析儀可用資料的有效窗口不斷縮小，但利用該狀態(tài)模式，可讓使用者藉由監(jiān)控碼流，以及追蹤匯流排上的數(shù)值，快速找出錯(cuò)誤。

　　DDR4亦須發(fā)展新的交流參數(shù)測(cè)試方法。DDR4比DDR1快近五十倍，要達(dá)到這個(gè)速度，唯一方法是改變交流時(shí)序規(guī)格，然而更大的效能意味著更多重新設(shè)計(jì)，使產(chǎn)品符合嚴(yán)格規(guī)范的同時(shí)，也造成產(chǎn)品延遲進(jìn)入市場(chǎng)、售價(jià)變得更高，這種情況自然沒(méi)有任何記憶體公司樂(lè)見(jiàn)。

　　采行3DS架構(gòu)　DDR4提升時(shí)序/傳輸效能

　　幸好DDR4藉由改變規(guī)格，沿用DDR3系統(tǒng)設(shè)計(jì)和時(shí)序策略以解決這些問(wèn)題。事實(shí)上，所有DDR4規(guī)格的變化其實(shí)都隱含立體矽堆疊(3DS)的概念，在傳統(tǒng)堆疊中，DRAM堆疊是為了減少整體電路所需的涂料，但在DDR4的高速下，傳統(tǒng)堆疊有局限性;立體矽堆疊可增加密度，其架構(gòu)由一個(gè)主要DRAM和多達(dá)八個(gè)從屬的DRAM堆疊組成，甚至還能在單一載點(diǎn)上安裝多達(dá)八個(gè)元件。

　　主DRAM也為從屬DRAM提供屏障，讓電力負(fù)荷維持在單一節(jié)點(diǎn)。由于3DS的階級(jí)選取(Rank Selection)均經(jīng)過(guò)編碼，因此使用者能更有效率地使用接腳。同時(shí)3DS具有獨(dú)特的單模暫存器介面，許多指令比如重設(shè)，其可同時(shí)廣播給所有 DRAM;其他指令則仍然個(gè)別發(fā)送給不同DRAM，這些指令包括啟動(dòng)、讀出、寫(xiě)入、預(yù)充電和刷新等。

　　DDR4改用立體矽堆疊，對(duì)提升時(shí)序和功率效能有很大幫助，不僅讓用戶工作效率大增，同時(shí)也滿足突破性速度的需求。