CPLD對FPGA從并快速加載的解決方案

　　4仿真及加載結果分析

　　基于modelsim 6.5SE仿真波形可以看出CPU每加載1字節數據需要向CPLD寫1次加載數據，這共需花費一個局部總線周期，局部總線頻率最快為6.67 MHz.因此CPU加載4.125 MB數據到CPLD共需時間為：

　　CPLD需要1個CCLK周期寫1字節數據到FPGA，CCLK則是利用CPU局部總線的寫信號產生，可以實現CCLK和數據的同步，因此CCLK時鐘速率為6.67 MHz，因此加載4.125 MB數據到FPGA，共需時間為：

　　FPGA上電需要1 ms，因此當FPGA使用SPARTAN-6系列最高端的6SLX150T時，采用基于CPLD的從并加載方式，共需要的加載時間為1.221 s，滿足通信產品FPGA加載時間小于2 s的要求。而如果采用從串等加載方式，使用ARM7處理器作為控制器，對于CycloneII系列中的EP2C35，配置文件大小1.16 MB，加載時間需要1.30 min;采用基于CPLD的從串加載方式，加載同樣4.125 MB的FPGA數據，CPLD加載時鐘33MHz，則加載時間需要3.8 s，FPGA加載時間過長，則會影響系統的啟動時間。

　　表2是常用加載方式加載6SLX150T型號FPGA芯片數據所需時間比較。

　　表2 FPGA加載時間對比

　　從上述分析可以得出結論，如果提高CPU的局部總線寫速度，加載FPGA的時間就會更快。

　　5結束語

　　使用基于CPLD的FPGA從并加載方案，相對于其它幾種加載方式，雖然加載管腳增多，但加載時間大大縮短，并且如果提高CPU局部總線的寫速度，加載速度有進一步提高空間，滿足通信系統快速啟動的要求，具有很高的實用價值。