基于fpga二維小波變換核的實時可重構電路

　　項目背景及可行性分析

　　2.1 項目名稱及摘要：

　　基于fpga二維小波變換核的實時可重構電路

　　現場可編程門陣列為可進化設計提供了一個理想的模板。FPGAs 提供了一個硬件環境 ，這個環境 可將邏輯物理實現和 布線資源 按照為了特定功能所配置的比特流而重新組織構建起來。 RTR設計工具 繞過傳統的fpga綜合以及比特流生成過程 使可進化設計成為可能. JBits工具套裝 就為在Xilinx 的Virtex系列和4000系列設備上進行RTR設計提供了一個設計環境。

　　這個項目旨在利用JBits實時可重構系統完成一個基于二維離散小波變換核的全面設計過程 ，這包括仿真 ，調試 ，以及搭建 硬件與可重構計算平臺的接口。 JBits API的發展使對Xilinx 4000 系列和Virtex系列 器件配置比特流成為可能 。應用JBits API， 設計者可以繞開傳統的邏輯綜合和物理實現步驟 而允許高速比特流的重構。比較于asic 使用JBits 可以創造更高性能的電路以用于實時可重構系統 。因此 JBits API成為 設計一個有效的基于fpga的 實時可重構和可進化設計的必要工具。

　　2.2 應用背景

　　隨著信息技術的飛速發展，計算機系統面臨的問題越來越復雜，如何保證復雜系統的可靠性成為一個不容忽視的問題。可進化硬件給我們提供了一個很好的解決方案?？蛇M化硬件EHW(Evolvable Hardware)是將進化算法和可編程邏輯元件融合在一起而產生的一種新的硬件研究流派。當所使用的環境發生變化時，或被放置于未知的環境中時，這種硬件會自動地改變內部結構，使之經常處于最適合狀態，快速高效地完成規定的任務。

　　可編程門陣列(FPGA)以其獨有的優點為國外多數研究人員用作硬件進化平臺。EHW利用FPGA的在線可編程技術(ISP)及動態重構技術，將FPGA的配置信息作為染色體，通過遺傳算法(GA)對其進行反復的適應度計算，交叉和變異，最終進化出符號環境要求的個體(即電路配置)，從而使電路適合環境的變化。

　　與此同時，隨著FPGA技術的發展，芯片的性能越來越強、規模越來越大、開發的周期越來越長，使得芯片設計業正面臨一系列新的 問題：設計質量難以控制，設計成本也越來越高。IP(Intelligence Property)技術解決了當今芯片設計業所面臨的難題。IP是指可用來生成ASIC和PLD的邏輯功能塊，又稱IP核(IP Core)或虛擬器件(VC)。設計者可以重復使用已經設計并經過驗證的IP核，從而專注于整個系統的設計，提高設計的效率和正確性，降低成本。目前數字IP已得到了充分的發展，可以很方便地購買到IP核并整合到SoC的設計中。

　　圖 1 FPGA 中的 可進化ip核和 普通 ip核

　　因此，可以考慮將進化硬件的思想應用于IP核的設計中，設計一種可進化的IP核，根據當前的環境進化出相應的電路，并能夠在普通的可重構器件中實現。