數字射頻存儲器用GaAs超高速3bit相位體制ADC的設計與實現

上述各級電路中，最為關鍵的部分是比較級電路。通過它將模擬信號采樣、量化為數字信號，本級輸出數字信號的質量將影響后級觸發鎖存級能否可靠工作。所以，它的性能 直接決定了整個ADC 電路的工作速度。為了獲得高增益及良好的輸入動態范圍，采用栓鎖再生比較器，利用其正反饋的工作原理達到高的采樣、量化速度，且對小的輸入信號仍然能夠正 確工作，為后級的觸發鎖存級提供足夠的量化數字電平[5]。栓鎖再生比較器的電原理圖如圖3（a）所示。圖3（b）為其在20mVpp 輸入信號、500MHz 時鐘作用下的仿真工作特性。

圖3、（a）栓鎖再生比較器；（b）比較器仿真結果

由圖3可知，該比較器在時鐘的高電平作用下對外部輸入信號進行取樣，直至時鐘的高電平結束。這一過程中，比較器負載電阻端的電平及比較器的輸出端電平均跟隨外部輸入信號而變。到達時鐘的下降沿時，比較器利用正反饋作用立刻將時鐘高電平最后時刻取樣的外部信號進行量化，使比較器的輸出端強置于穩態的高、低電平。因此，比較器的負載電阻、輸入取樣對管的柵寬及正反饋量化對管的柵寬都需要仔細設計，以達到高增益、高輸出量化擺幅。比較器的后級采用下降沿D 型觸發器，利用與比較器相同的時鐘信號進行觸發鎖存。為了對比較器的量化輸出穩態值進行可靠觸發鎖存，需要精細設計整個ADC 電路的時鐘分布。最終版圖布局時恰當安排各級版圖位置，使到達觸發鎖存級的時鐘信號稍稍滯后于比較器級（如δ），即可用同一時鐘可靠同步整個ADC電路。最終電路的具體時序安排如圖4 所示。

圖4、ADC 各級電路時鐘時序分布

由于相位體制ADC的量化對象是信號的相位量，因此芯片版圖設計時將片內互補時鐘單元置于整個電路版圖的中心，保證電路內部同一級4個通道的時鐘信號邊沿相差不大。此外，還要盡量保證各通道內部信號所走路徑長度一致。

由于本電路最終將采用全離子注入非自對準常規工藝，而ADC 又對器件的離散非常敏感，所以結合實際工藝情況，利用蒙特卡羅分析，計算了ADC電路對器件閾值電壓離散的敏感度，進而分析電路的成品率。通過不斷改進各 級電路中器件的柵寬比例使得最終ADC 電路在現有工藝水平下能夠達到80 %以上的成品率，至此電路設計完畢。