基于FPGA與DSP導引頭信號處理中FPGA設計

1 引言

隨著同防工業對精確制導武器要求的不斷提高，武器系統總體設計方案的日趨復雜，以及電子元器件水平的飛速發展。導引頭信號處理器的功能越來越復雜，硬件規模越來越大．處理速度也越來越高．而且產品的更新速度加快，生命周期縮短。實現功能強、性能指標高、抗干擾能力強、工作穩定可靠、體積小、功耗低、結構緊湊合理符合彈載要求的導引頭信號處理器已經勢在必行。過去單一采用DSP處理器搭建信號處理器已經不能滿足要求．FPGA+DSP的導引頭信號處理結構成為當前以及未來一段時間的主流。

FPGA和DSP處理器具有截然不同的架構，在一種器件上非常有效的算法．在另一種器件上可能效率會非常低。如果目標要求大量的并行處理或者最大的多通道流量，那么單純基于DSP的硬件系統就可能需要更大的面積，成本或功耗。一個FPGA僅在一個器件上就能高提供多達550個并行乘法和累加運算，從而以較少的器件和較低的功耗提供同樣的性能。但對于定期系數更新，決策控制任務或者高速串行處理任務，FPGA的優化程度遠不如DSP。

FPGA+DSP的數字硬件系統正好結合了兩者的優點，兼顧了速度和靈活性。本文以導引頭信號處理系統為例說明FPGA+DSP系統中FPGA的關鍵技術。

2 系統組成

本系統南一片FPGA和一片DSP來組成，FPGA在實時并行計算實現標準數字信號處理算法的能力遠強于DSP，因此數字接收系統信號處理要用到的FIR濾波、FFT、IFFT等算法，在FPGA中實現要遠快于用DSP，且FPGA廠商提供了非常豐富易用的能實現數字信號處理的參數Core．可以大大簡化開發過程。而且，FPGA支持丁程師設計高度并行的架構以及有大量乘法器和存儲器資源，因此將數字下變頻(DDC)，脈壓(PC)，動目標檢測(MTD)，恒虛警處理(CFAR)等也在FPGA中實現，可有效提高實時性，集成度和穩定性。而DSP用來進行其他復雜信號處理，比如自動目標識別、抗干擾等。

FPGA和DSP的通信通過32位的數據總線聯通。FPGA通過此數據總線把柃測得到的目標信息傳遞給DSP做后續處理，DSP則通過數據總線傳遞控制信息。

圖1 FPGA+DSP的系統組成框圖

3 FPGA設計中的關鍵技術

3．1 跨時鐘域的設計

3．1．1基礎

只有最初級的邏輯電路才使用單一的時鐘。大多數與數據傳輸相關的應用都有與牛俱來的挑戰，即跨越多個時鐘域的數據移動，例如磁盤控制器、CDROM／DVD控制器、調制解調器、網卡以及網絡處理器等。當信號從一個時鐘域傳送到另一個時鐘域時，出現在新時鐘域的信號是異步信號。

在現代IC、ASIC以及FPGA設計中，許多軟件程序可以幫助工程師建立幾百萬門的電路。但這些程序都無法解決信號同步問題。設計者需要了解可靠的設計技巧，以減少電路在跨時鐘域通信時的故障風險。

從事多時鐘設計的第一步是要理解信號穩定性問題。當一個信號跨越某個時鐘域時．對新時鐘域的電路來說它就是一個異步信號。接收該信號的電路需要對其進行同步。同步可以防止第一級存儲單元(觸發器)的亞穩態在新的時鐘域里傳播蔓延。

亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既尤法預測該單元的輸}}{電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期問，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種尤用的輸出電平可以滑信號通道上的各個觸發器級聯式傳播下去。

由于數據率比較低，而FPGA的工作頻率可以很高，所以在雷達信號處理機的FPGA設計中，勢必要引入跨時鐘域的設計，例如在某項口中，控制網絡為10M．脈沖壓縮工作時鐘為200M，MTD、CFAR為80M，是個典型的跨時鐘域設計。

圖2時鐘域示意圖