解析高速PCB設計中的時序分析及仿真策略

　　在網絡通訊領域，ATM交換機、核心路由器、千兆以太網以及各種網關設備中，系統數據速率、時鐘速率不斷提高，相應處理器的工作頻率也越來越高;數據、語音、圖像的傳輸速度已經遠遠高于500Mbps，數百兆乃至數吉的背板也越來越普遍。數字系統速度的提高意味著信號的升降時間盡可能短，由數字信號頻率和邊沿速率提高而產生的一系列高速設計問題也變得越來越突出。當信號的互連延遲大于邊沿信號翻轉時間的20%時，板上的信號導線就會呈現出傳輸線效應，這樣的設計就成為高速設計。高速問題的出現給硬件設計帶來了更大的挑戰，有許多從邏輯角度看來正確的設計，如果在實際PCB設計中處理不當就會導致整個設計失敗，這種情形在日益追求高速的網絡通信領域更加明顯。專家預測，在未來的硬件電路設計開銷方面，邏輯功能設計的開銷將大為縮減，而與高速設計相關的開銷將占總開銷的80%甚至更多。高速問題已成為系統設計能否成功的重要因素之一。

　　因高速問題產生的信號過沖、下沖、反射、振鈴、串擾等將嚴重影響系統的正常時序，系統時序余量的減少迫使人們關注影響數字波形時序和質量的各種現象。由于速度的提高使時序變得苛刻時，無論事先對系統原理理解得多么透徹，任何忽略和簡化都可能給系統帶來嚴重的后果。在高速設計中，時序問題的影響更為關鍵，本文將專門討論高速設計中的時序分析及其仿真策略。

　　1 公共時鐘同步的時序分析及仿真

　　在高速數字電路中，數據的傳輸一般都通過時鐘對數據信號進行有序的收發控制。芯片只能按規定的時序發送和接收數據，過長的信號延遲或信號延時匹配不當都可能導致信號時序的違背和功能混亂。在低速系統中，互連延遲和振鈴等現象都可忽略不計，因為在這種低速系統中信號有足夠的時間達到穩定狀態。但在高速系統中，邊沿速率加快、系統時鐘速率上升，信號在器件之間的傳輸時間以及同步準備時間都縮短，傳輸線上的等效電容、電感也會對信號的數字轉換產生延遲和畸變，再加上信號延時不匹配等因素，都會影響芯片的建立和保持時間，導致芯片無法正確收發數據、系統無法正常工作。

　　所謂公共時鐘同步，是指在數據的傳輸過程中，總線上的驅動端和接收端共享同一個時鐘源，在同一個時鐘緩沖器(CLOCK BUFFER)發出同相時鐘的作用下，完成數據的發送和接收。圖1所示為一個典型的公共時鐘同步數據收發工作示意圖。圖1中，晶振CRYSTAL產生輸出信號CLK_IN到達時鐘分配器CLOCK BUFFER，經CLOCK BUFFER分配緩沖后發出兩路同相時鐘，一路是CLKB，用于DRIVER的數據輸出;另一路是CLKA，用于采樣鎖存由DRIVER發往RECEIVER的數據。時鐘CLKB經Tflt_CLKB一段飛行時間(FLIGHT TIME)后到達DRIVER，DRIVER內部數據由CLKB鎖存經過TCO_DATA時間后出現在DRIVER的輸出端口上，輸出的數據然后再經過一段飛行時間Tflt_DATA到達RECEIVER的輸入端口;在RECEIVER的輸入端口上，利用CLOCK BUFFER產生的另一個時鐘CLKA(經過的延時就是CLKA時鐘飛行時間，即Tflt_CLKA)采樣鎖存這批來自DRIVER的數據，從而完成COMMON CLOCK一個時鐘周期的數據傳送過程。

　　以上過程表明，到達RECEIVER的數據是利用時鐘下一個周期的上升沿采樣的，據此可得到數據傳送所應滿足的兩個必要條件：①RECEIVER輸入端的數據一般都有所要求的建立時間Tsetup，它表示數據有效必須先于時鐘有效的最小時間值，數據信號到達輸入端的時間應該足夠早于時鐘信號，由此可得出建立時間所滿足的不等式;②為了成功地將數據鎖存到器件內部，數據信號必須在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存，這段時間稱為保持時間，CLKA的延時必須小于數據的無效時間(INVALID)，由此可得出保持時間所滿足的不等式。

　　1.1 數據建立時間的時序分析

　　由第一個條件可知，數據信號必須先于時鐘CLKA到達接收端，才能正確地鎖存數據。在公共時鐘總線中，第一個時鐘周期的作用是將數據鎖存到DRIVER的輸出端，第二個時鐘周期則將數據鎖存到RECEIVER的內部，這意味著數據信號到達RECEIVER輸入端的時間應該足夠早于時鐘信號CLKA。為了滿足這一條件，必須確定時鐘和數據信號到達RECEIVER的延時并保證滿足接收端建立時間的要求，任何比需要的建立時間多出來的時間量即為建立時間時序余量Tmargin。在圖1的時序圖中，所有箭頭線路表示數據信號和時鐘信號在芯片內部或傳輸線上產生的延時，在下面的箭頭線路表示從第一個時鐘邊沿有效至數據到達RECEIVER輸入端的總延時，在上面的箭頭線路表示接收時鐘CLKA的總延時。從第一個時鐘邊沿有效至數據到達RECEIVER輸入端的總延時為：

　　TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA

　　接收時鐘CLKA下一個周期的總延時為：

　　TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA

　　要滿足數據的建立時間則必須有：

　　TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0

　　展開并考慮時鐘的抖動Tjitter等因素整理后得到：

　　TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+ (Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0 (1)

　　式(1)中TCYCLE為時鐘的一個時鐘周期;第一個括號內是時鐘芯片CLOCK BUFFER輸出時鐘CLKA、CLKB之間的最大相位差，即手冊上稱的output-output skew;第二個括號內則是CLOCK BUFFER芯片輸出的兩個時鐘CLKA、CLKB分別到達RECEIVER和DRIVER的最大延時差。式(1)中TCO_DATA是指在一定的測試負載和測試條件下，從時鐘觸發開始到數據出現在輸出端口并到達測試電壓Vmeas(或VREF)閾值的時間間隔，TCO_DATA的大小與芯片內部邏輯延時、緩沖器OUTPUT BUFFER特性、輸出負載情況都有直接關系，TCO可在芯片數據手冊中查得。

　　由公式(1)可知，可調部分實際只有兩項：Tflt_CLKB_MIN-Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX。單從滿足建立時間而言，Tflt_CLKA_MIN應盡可能大，而Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX則要盡可能小。實質上，就是要求接收時鐘來得晚一點，數據來得早一點。

　　1.2 數據保持時間的時序分析

　　為了成功地將數據鎖存到器件內部，數據信號必須在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存，這段時間稱為保持時間。在公共時鐘總線中，接收端緩沖器利用第二個時鐘邊沿鎖存數據，同時在驅動端把下一個數據鎖存到數據發送端。因此為了滿足接收端保持時間，必須保證有效數據在下一個數據信號到達之前鎖存到接收端觸發器中，這就要求接收時鐘CLKA的延時要小于接收數據信號的延時。