HDTV接收機中Viterbi譯碼器的FPGA實現
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3 譯碼器的性能
本文是在軟件仿真的基礎上，結合硬件實現的可行性和COFDM傳輸系統中的高數據率的實際情況，權衡資源占有和速度的矛盾進行的一種優化設計。
3.1 譯碼性能的軟件仿真
軟判決譯碼器的輸入信息是經軟判決量化后的數據。但量化的電平數與碼元的可信度有直接的關系，量化電平越多，則越能精確地接近似然函數，越能準確反映接收碼元的可信度，從而使譯碼器的譯碼性能更接近最大似然譯碼。但隨著量化電平數目的增多，譯碼的復雜性也很快增長，實現的難度也隨之加大。
圖5a用MTLAB仿真得出了量化電平數對譯碼性能的影響。從波形可以看出，在16電平以上(32、64電平)量化時，誤碼與信噪比的性能曲線很接近，而相對于后兩種量化來講，16電平的FPGA電路實現要方便得多。因此本設計采用4比特量化。
在FPGA實現譯碼的過程中，譯碼深度是另外一個重要的決定譯碼性能的參數。圖5b是仿真得到的在采用16電平量化時，對應不同深度下誤碼率與信噪比的關系。可以看出，當譯碼深度大于55時，SNR基本不再增加。BER＝10-3時，深度為55的譯碼較45有0.65dB的增益。但從資源的占有程度來講，前者卻要多用640個邏輯單元。本設計采用的譯碼深度為45。
3.2 VB譯碼器的電路性能
基于上述分析，通過大量的電路和軟件仿真，用FPGA方法完成了用于HDTV COFDM傳輸系統中的VB譯碼器的設計。通過用Tektronix TLA 700邏輯分析儀(數據深度為512K字節)調試，將采集到的每組可達520K字節的數據用軟件仿真進行驗證，確保在無擾信道情況下誤碼率為零，并在測試過程中驗證了該譯碼電路具有的以下性能：
1適用于高速率系統，電路最高工作時鐘可達70MHz，整個電路占用邏輯單元為7620個。同時不占RAM和ROM單元，為同一片內的其它電路模塊節省了寶貴的共享內存資源。
2主碼率為1/2，同時在不增加電路復雜性的情況下，可以對2/3，3/4，5/6，6/7，7/8等多種碼率的數據進行譯碼。
3可自動實現譯碼同步和BER監控。
4采用并行電路設計，使電路在高時鐘情況下可以穩定工作。
5 采用FPGA技術，易于修改電路內部參數，軟判決可以兼容硬判決。通過內部參數的變化可以滿足不同約束長度(7、9等)譯碼的要求。
圖6給出了在FPGA電路的時序仿真波形。其中TPS為系統通過傳輸參數信令提供的碼率信息。共有1/2、2/3、3/4、5/6、7/8等多種碼率信息。電路工作時鐘bitclk根據COFDM傳輸系統的要求為60MHz。Vb_in為4-bit量化后的軟判決信息，譯碼輸出串行比特流，并標注有數據有效和是否同步的標志。Vb_err用來監控誤碼，向電路發出提示信息，使電路始終工作在同步態。
本文的FPGA實現是基于Altera公司Quartus和MaxplusII電路仿真環境和該公司APEXTM EP20K600EBC652-1XES系列芯片來完成的。應用于高清晰度數字電視COFDM傳輸系統的接收機機頂盒的設計中，經過性能測試，達到了系統指標要求。同時，該設計也為HDTV機頂盒的ASIC設計奠定了良好的基礎。
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