資深工程師關于數字電源轉換的方案介紹

　　模擬工程師以前在設計需要具有多路輸出、動態負載共享、熱插拔或廣泛故障處理能力的電源時，往往需要與復雜性抗爭。利用模擬電路來實現系統控制功能并非總是經濟有效或靈活的。采用模擬技術設計電源需要使用“過大的”元件來解決元件變化和元件漂移的問題。即使是在克服了這些設計難點之后，這些電源在生產線末端還需要進行人工調整。

　　那么，模擬工程師應該選擇什么來設計電源呢？工程學對這個問題的回答是利用功率轉換反饋環路的智能數字控制來實現上述功能。單片機已使模擬設計人員能夠實現監控、控制、通信甚至確定性功能（如電源中的上電時序、軟啟動和拓撲結構控制等）。不過，由于缺乏經濟有效的高性能技術，以數字方式控制整個功率轉換環路還不太現實。

　　開關電源中的DSC設計

　　現在，一種新型數字信號控制器（DSC）的問世使具有智能電源外設等功能的數字轉換成為可能，因為這種器件采用基于計數器的脈沖寬度調制（PWM）模塊、基于模擬比較器的反饋和協調模數轉換器（ADC）采樣，可以在一個單時鐘周期內進行快速乘法。這些特性的組合有助于DSC處理控制環路軟件所需的較高執行速度。

　　在開始進行電源設計之前，需要做出以下決擇。

　　1. 選擇一種適合應用需要的拓撲結構：升壓型還是降壓型（Boost還是Buck），隔離式（正向、半橋還是全橋）。

　　2. 選擇一種開關技術：硬開關還是軟開關。軟開關技術（如諧振模式或準諧振模式），以增加電路和控制的復雜程度為代價，換取較少的開關損耗。

　　3. 選擇一種控制方法：電壓模式還是電流模式。

　　電壓模式控制和電流模式控制是基于傳統模擬開關電源（SMPS）控制技術的兩種控制方法。在電壓模式條件下，利用期望的輸出電壓和實際的輸出電壓之間的差值（誤差）來控制電源電壓施加在電感器上的時間，進而間接地控制電感器中的電流。在電流模式控制條件下，利用期望的輸出電壓和實際的輸出電壓之間的差值 （誤差）為模擬比較器創建一個門限值來設置峰值電感電流，從而控制平均電感電流。電壓模式可以在噪聲環境中或寬工作范圍條件下提供更高的穩定性；電流模式控制可以實現逐周期的電流限制和更快的瞬態響應，它還可防止可能導致電感器飽和并引起災難性MOSFET故障的“逐步增加的電感電流”。

　　4. 選擇PWM工作頻率。高頻PWM有助于使用更小的電感器和電容器，但是需要額外付出開關損耗為代價。

　　5. 確定需要的控制帶寬。這在很大程度上取決于應用所期待的負載瞬態響應。

　　6.根據估計的控制帶寬需求來分配處理器資源。雖然有多種控制算法，但是常用的技術仍是比例、積分和微分（PID）方法。使用常用PID算法，控制環路將需要以所需控制系統帶寬的八倍速度運行，以保證足夠的相位容限。在估計控制環路的延遲時，控制環路內的所有延遲都必須考慮到（參見“計算控制環路的延遲”部分）。

　　接著，選擇一個可以滿足您所有或大多數設計需求的DSC。

　　選擇采用Microchip的SMPS dsPIC DSC——dsPIC30F2020來設計一個同步降壓式轉換器。這種DSC有一個硬開關，可提供互補PWM模式的電壓控制模式。這種降壓式轉換器（見圖 1）采用同步開關，用一個MOSFET取代了電路中的整流器，因為它比標準整流器有低得多的正向電壓降。通過降低電壓降，這種降壓式轉換器的整個效率可以提高5％~10％。同步開關與Q2需要一個次級PWM信號來補充初級PWM信號。當Q1關斷時，Q2接通，反之亦然。此外，在PWM信號的上升沿和下降沿期間，需要利用“死區”控制來防止Q1和Q2同時導通。

　　圖1 同步降壓式轉換器

　　降壓式轉換器的輸入與輸出電壓的關系可以表示為：

　　VOUT = VIN （ D，其中 D = PWM占空比 = TON /（TON + TOFF）

　　一個降壓式轉換器理想的輸出電壓是輸入電壓與晶體管占空比的乘積。通過檢測（見圖1），如果晶體管Q1是常通的，輸出電壓將等于輸入電壓。如果Q1是常斷的，那么輸出電壓將為零。實際上，當負載電流增加時，晶體管和電感器兩端存在的電壓降將會增加。圖2給出了如何使用DSC設計數字SMPS控制系統。

　　圖2 用于同步降壓式轉換器的典型SMPS控制系統

　　采樣保持（S/H）電路通常每2~10ms進行一次采樣，ADC需要大約500ns將模擬反饋信號轉換成為數字值。PID控制器是一種運行于DSC的程序，有大約1~2ms的計算延遲。該控制器輸出可以轉換為一個PWM信號，由它來驅動開關電路。當進入新的占空比時，如果PWM發生器不能立即更新其輸出，就可能出現明顯的延遲。晶體管驅動器和相關的晶體管也會引入大約50ns到1微秒的延遲，其長短因使用的器件和電路設計而異。

　　計算控制環路的延遲

　　總控制環路延遲是ADC采樣與轉換時間（500ns）、PID計算時間（1μs）、PWM輸出延遲（0）、晶體管切換時間（50ns）和PID執行速度時期（2μs）之和。這個例子中的總環路延遲是3.65μs，這意味著最大有效控制環路的采樣率為274 kHz。雖然尼奎斯特定理需要2倍的采樣率來重建一個信號，數字控制環路仍必須以6倍至10倍采樣率進行采樣。這樣做的原因是只使用2倍的采樣率，相位滯后將180度。利用2倍采樣率，我們已經用完了180度的相位滯后“預算”，而沒有考慮系統中任何其他的延遲。一個采用8倍采樣率的系統單在采樣過程引入 45度的相位滯后，這是一個好得多的采樣率。為了有足夠的相位容限，許多數字控制系統對模擬信號進行了10倍或更高的過采樣。假定最高有效采樣率為274 kHz，有效控制帶寬是其八分之一，也就是大約34 kHz。

　　SMPS設計中PWM的重要性

　　不同的電源規范推動著對不同電源拓撲結構的需求，