如何將電源完整性分析與簽核的速度提高10倍？

　　來看一個靜態(tài)功率分析的案例，在該案例中采用了一個在40nm級節(jié)點擁有2700萬個實例的模擬/混合信號芯片。如果利用現(xiàn)有的生產(chǎn)流程，要完成分析將需要 58個小時。而如果利用Voltus集成電路電源完整性分析解決方案，則可在8個CPU上同時進行分析操作，僅耗時6個小時就可以完成分析工作，速度提高了10倍左右，并且不會降低準(zhǔn)確度。

　　該工具采用了分層結(jié)構(gòu)，而且分析性能卓越，可以通過計算機網(wǎng)絡(luò)進行計算而且容量非常大 （最多可以支持10億個實例）。例如，如果一臺單機配有16個CPU，Voltus集成電路電源完整性分析解決方案可在這些CPU上同時進行分析操作。如果單機的數(shù)量不止一臺，每臺單機都有多個CPU，而且這些單機連接形成了一個網(wǎng)絡(luò)，該工具仍然可以使用其多線程分布式處理技術(shù)支持快速電源分析計算。通過分層方法，工程師可以建立電源網(wǎng)絡(luò)模型，這是設(shè)計層次中較低層的部分，目的是獲取所關(guān)注的電源網(wǎng)絡(luò)信息。這一模型減小了從頂層所看到的節(jié)點總數(shù)，鑒于此，與同類解決方案相比，工程師在分析過程中可以運行更多的設(shè)計實例（圖3）。

　　在設(shè)計收斂方面，Voltus工具在早期底層規(guī)劃和電源規(guī)劃階段對電源軌進行分析，以便通過布線布局、工程變更指令（ECO）和芯片與系統(tǒng)的協(xié)同設(shè)計分析在物理上對電源網(wǎng)絡(luò)進行優(yōu)化。在準(zhǔn)確度方面，Voltus集成電路電源完整性分析解決方案采用SPICE級的軌矩陣解算法以及精確的電源網(wǎng)絡(luò)電阻電容萃取和實例功率計算/分布。軌矩陣解算法較為復(fù)雜，可以在分布在多臺設(shè)備上的幾十個CPU上同時進行，提供大型電源網(wǎng)絡(luò)的高準(zhǔn)確度模擬。

　　整個簽核流程的一部分

　　Voltus集成電路電源完整性分析解決方案是Cadence公司提供整個簽核和設(shè)計收斂流程的一部分。該工具的作用與獨立的電源簽核工具類似。但它集成了很多其他組件，給設(shè)計工程師們提供了一個從芯片到系統(tǒng)的多產(chǎn)快速的設(shè)計收斂流程。

　　早期電源軌分析

　　在傳統(tǒng)的設(shè)計流程中，工程師布完線之后，會進行電源簽核分析，以評估電源網(wǎng)絡(luò)設(shè)計方案的可行性。但是，如果在布完線之后才對設(shè)計方案的電源完整性進行分析，而且在分析之后發(fā)現(xiàn)了問題，則需要耗費更長的時間來解決問題，甚至可能無法解決。Voltus集成電路電源完整性分析解決方案可以避免上述問題，因為它同時還集成了Cadence Encounter數(shù)字實現(xiàn)系統(tǒng)，使設(shè)計工程師們可以將電源網(wǎng)絡(luò)設(shè)計挪到物理實現(xiàn)的早期階段。早期電源軌分析考慮了底層規(guī)劃信息，以及電源網(wǎng)絡(luò)金屬元件的大小和位置。如果工程師必須將兩個功能區(qū)塊放到一起（而且兩個區(qū)塊均十分活躍），則該集成解決方案可以提供關(guān)于如何實現(xiàn)最佳布線的指導(dǎo)建議。良好的早期軌分析結(jié)果將會推進電源簽核，更快地匯聚，從而加快設(shè)計收斂。 現(xiàn)實環(huán)境中的峰值功率分析

　　如果像IR壓降和電遷移這樣的電源完整性問題沒有得到解決，可能會導(dǎo)致硅故障。通過在現(xiàn)實環(huán)境中進行電刺激分析可以提高分析結(jié)果的準(zhǔn)確性，特別是在長時間內(nèi)考量芯片的行為，以及在活躍度增加的情況下觀察峰值功率消耗發(fā)生的位置時更是如此。

　　Cadence公司Palladium平臺提供的“深循環(huán)”動態(tài)功率分析（DPA）功能支持在現(xiàn)實環(huán)境中進行電刺激分析，得益于此，Cadence Palladium仿真技術(shù)與Voltus解決方案的結(jié)合能夠?qū)崿F(xiàn)高準(zhǔn)確度的集成電路電源完整性分析（圖4）。

　　統(tǒng)一的電子簽核

　　時序?qū)﹄娫醋顬槊舾小Ｒ虼耍绻娫淳W(wǎng)絡(luò)實例中缺乏準(zhǔn)確有效的電源值則會引發(fā)設(shè)計防護頻帶，也就增加了靜態(tài)時序中的負(fù)面因素。由于Voltus集成電路電源完整性分析解決方案集成了CadenceTempus時序簽核解決方案，設(shè)計工程師們就可以使用統(tǒng)一的功率和時序分析收斂系統(tǒng)。集成解決方案將靜態(tài)時序分析的準(zhǔn)確率提高了3個百分點，減少了時序中的負(fù)面因素，并且在芯片上生成了更符合現(xiàn)實使用環(huán)境的壓降。

　　芯片-封裝-印刷電路板協(xié)同仿真與分析

　　為了防止封裝過程中的熱崩潰以及在芯片上和在印刷電路板階段出現(xiàn)的其他電源完整性問題，該工具集成了Cadence Allegro Sigrity技術(shù)，提供芯片-封裝-印刷電路板協(xié)同仿真與分析功能。該集成解決方案提供了針對電源網(wǎng)絡(luò)中芯片和電路板的準(zhǔn)確分析，同時還支持像三維芯片那樣的先進封裝技術(shù)。通過同時使用這些工具，工程師們就能夠加快系統(tǒng)級電源完整性分析和簽核的速度（圖5）。