為什么IC設計工程師需要知道光刻

在30多年的半導體制造歷史上，最大的一個挑戰就是跟上1965年摩爾做出的預測，即集成電路中的晶體管數目每兩年翻一番。

為了實現這個目的，IC尺寸越來越大，而特征尺寸越來越小。有兩個方法來減小特征尺寸，一是減小用來刻印特征到晶圓的激光器波長，一是調整成像設備的數值孔徑，使得晶圓上的成像更加清晰。

但是當特征尺寸低于光源波長時，從248nm的光刻工具開始情況有了改變。當尺寸小于激光波長時，圖像開始失真，難于光刻。另外，有時臨近圖像還會變形。

而更小波長的研發卻停滯于193nm，很多人在研究超紫外線（EUV）試圖擴展193nm光刻的能力。目前，EUV離就緒還有5到15年的時間。

事實上，由于成本，EUV可能永遠不會就緒。光刻的所有決定最終都歸結到成本，業界還沒法在適當的成本下推出這樣的精度。

除了波長，關于精度的另一個因素就是光刻工具的數值孔徑（NA）。一個通用的提高NA的方法是利用水來做浸液式光刻。

從光刻的角度看設計的難度，光刻師將特征尺寸代入一個公式：波長/NA=k1，此處k1是比例后的精度，也是光刻難易程度的一個表征。k1越大，光刻就越容易，k1越小，光刻就越難。浸液式光刻可以可以使NA大于1，但是還是會碰到困難，所以提高精度必須采用低k1的方式。

設計過程中低的k1就代表光刻越難，光刻對一些設計細節變得越來越敏感，所以在設計時必須制定很多限制條件，而現在的設計規則變得很復雜和繁復，設計者想要得到一個完美結果很困難。

最近幾年的設計都會很受限，因為激光波長的減低在未來3到4年不會發生，采用浸液式光刻來提高數值孔徑也已經很充分了，所以接下來幾年都會繼續使用193nm。想要降低特征尺寸，只能折衷設計。

同時，設計規則也很脆弱，它們對設計者來講變得不再易于配置和遵循，所以在過去的5年里規則表很明顯沒有完全被依照。

那么該怎么辦呢？要保證光刻師建立一個良好的設計規則表。并不一定要設計師成為光刻專家，也不一定要光刻師成為設計專家，但是主要的工作方向還是要健全光刻仿真，光刻師將他們的所知放入工具，而設計師可以利用這些數據，以此來分析光刻的難易程度。

建立這樣的工具時最大的問題是工序問題。設計者需要在光刻制程確定制程節點前就布局標準單元，確定布局布線工具。比如你在用3年前TSMC提供的制程做設計，對于32nm，你必須在光刻到位前就開始設計，但是光刻制程能否在兩年內到位是個問題，這個問題就會在生產開始前影響到設計流程。

事實上，隨著45nm制程的推出，代工廠對于塊cmos制程開始推薦限制性設計工具（RDR），要求采用先進的低功耗設計技術和設計為生產（DFM：design-for-manufacturing）工具，一些代工廠還推薦設計者采用概率分析工具，比如統計靜態時序分析和統計功耗分析等來減低時序和功耗問題。

很明顯，RDR的日子已經來到。

對于仿真技術也有一些問題要解決：你如何確保你仿真的是正確的東西？你如何確保輸入參數就是你想要仿真的參數？對于光刻仿真OPC的供應商來講，挑戰在于如何利用光刻信息，它們是仿真成功的源泉。

本文是探討光刻對設計工程師工作影響的第一部分，在第二部分中將討論減小特征尺寸的第三種方法：兩次圖形曝光技術以及光刻仿真方面的一些進展。