一種基于FPGA的AGWN信號生成器的設計

　　2．3 乘法系數電路的設計與實現

　　2．3．1 設計思想

　　乘法器設計是FPGA設計中的一個難點，有很多種算法來實現它。可以采用移位加實現，在GF(28)域上乘法是這樣進行的：乘以2相當于將該8位二進制數向高位移一位，如果此8位二進制數的最高位為1，則需要將移位結果異或8位二進制數00000001。還有一種方法就是，在代碼中直接將乘法寫成*，讓綜合工具自己去綜合出可用的硬件電路。本文采用綜合工具自帶的模塊電路。

　　2．3．2 電路實現

　　設計對時序要求較嚴格。乘法器電路必須用到三個寄存器以用來保存加法器串行輸出的連續8個PN碼，乘法系數和乘積。

　　在reset之后，PN序列發生電路已經產生第一個輸出碼，同時加法器也將結果運算出來，但這時乘數寄存器中只有最低位是有用的剛傳進來的一位碼，其他位還是無用信號，只有到了8個時鐘信號之后，乘數寄存器中才保存了8個連續的有用的PN碼，這時必須很快地進行乘法運算并將結果保存在乘積寄存器中，第9個時鐘信號到來時乘法運算必須進行完畢，空閑出來的乘數寄存器用來寄存后面的8個連續的PN碼，然后一直這樣循環工作。8個乘數寄存器保存PN碼時鐘信號后，立即進行乘法運算并保存乘積，這就要求乘積寄存器空出來，為了空出乘積寄存器，第8個時鐘到來時必須將乘積寄存器中的數據一位一位串行輸出。乘積寄存器中有16位二進制數，這就要求一個時鐘信號的2倍頻信號作為乘積寄存器串行輸出的時鐘信號。基于以上問題的考慮，乘法電路用綜合工具自己生成的8位乘法器，該模塊電路中還要用到一個2倍頻電路，這也用綜合工具自帶的模塊電路。

　　3 綜合、仿真結果

　　在QuartusⅡ集成了多種設計輸入方式，并可使用Assignment Editor(分配編輯器)方便地設定管腳約束和時序約束，正確地使用時序約束可以得到設計的詳細時序報告，便于分析設計是否滿足時序要求。在整個設計流程中，完成了設計輸入以及成功綜合、布局布線，只能說明設計符合一定的語法規范，但其是否滿足設計者的功能要求并不能保證，這需要通過仿真進行驗證。

　　3．1 功能仿真

　　功能仿真(前仿真)，不帶時延信息，對電路物理行為進行仿真，速度較快。

　　圖2是對頂層模塊(AGWN模塊)進行功能仿真后在不同時段的波形。由圖中可以看出，輸出序列具有隨機性。

　　圖3～圖5分別是對各個分模塊進行前仿真后的波形圖。圖3是8個PN序列發生器的仿真波形圖。

　　圖4是加法器模塊的仿真波形：因為reset之后的第一個clk上升沿輸出的是PN序列的第二個碼字，第一個碼字在reset同時已經輸出，加法電路是一個組合電路，所以加法器的輸出(addi／addq)在系統剛啟動時不會出現不確定值。