采用FPGA設計SDH光傳輸系統設備時鐘

　　SDH設備時鐘(SEC)是SDH光傳輸系統的重要組成部分，是SDH設備構建同步網的基礎，也是同步數字體系(SDH)可靠工作的前提。SEC的核心部件由鎖相環構成。網元通過鎖相環跟蹤同步定時基準，并通過鎖相環的濾波特性對基準時鐘在傳輸過程中產生的抖動和漂移進行過濾。而當基準源不可用時，則由SEC提供本地的定時基準信息，實現高質量的時鐘輸出。

　　SEC需要滿足ITU-T G.813建議[1]中的相關指標要求。SEC可以工作在自由振蕩、跟蹤、保持三種模式下，并且能夠在三種模式之間進行平滑切換。由于ITU-T G.813建議規定的SEC帶寬較窄（-3db帶寬在1～10Hz內），且需要在三種工作模式下輸出穩定的時鐘，同時還要保證在三種模式切換過程中輸出時鐘穩定（即平滑切換），采用模擬鎖相環（APLL）很難實現。因此一般采用數字鎖相環（DPLL）實現SEC[2]；也有許多芯片廠商直接采用單片集成電路芯片實現SEC，如SEMTECH公司的ACS8520[3]等。

　　本文介紹一種采用單片現場可編程門陣列(FPGA)芯片實現SEC功能的方案，在此將用FPGA設計的SEC功能芯片命名為TSP8500。

　　1 TSP8500芯片內部結構及設計原理

　　TSP8500芯片采用Altera公司的EP2C5T144-8 FPGA實現。芯片的內部結構框圖如圖1所示。

　　TSP8500提供兩類時鐘輸出接口：①給SDH網元系統中各功能模塊提供38.88MHz系統時鐘sysclkout和2kHz系統幀頭信號sysfpout；②給其他網元設備提供2.048MHz的外同步輸出基準時鐘ext_clk_out。

　　該芯片需要外部輸入一路19.44MHz的本地時鐘，通過FPGA的內部PLL(鎖相環1)倍頻后得到311.04MHz高速時鐘，作為芯片內部數字鎖相環的工作時鐘。當所有參考源丟失時，為保證SEC仍然能夠輸出高質量的時鐘，本地時鐘一般采用高穩定度的溫補晶振(TCXO)或者恒溫晶振（OCXO）提供。

　　該芯片還提供微處理器接口，用于各數字鎖相環的參考源選擇、工作模式的設置以及芯片內部工作狀態的查詢。

　　1.1 系統時鐘的設計實現

　　從圖1可以看出，芯片輸出的系統時鐘sysclkout，主要由一路全數字鎖相環（ADPLL）[4]、主備互鎖模塊（實際上也是一路ADPLL）和FPGA的內部PLL (鎖相環2)共同完成。

　　該芯片可以從輸入時鐘中任選1路作為參考時鐘進行跟蹤。應用該芯片時，用戶通過微處理器接口設置參考源的優先級表（Priority table）后，芯片便可根據參考源的質量等級自動選擇最優的參考源進行鎖相跟蹤。

　　在TSP8500芯片中設計的ADPLL和其他類型的鎖相環結構基本一致，主要由鑒相器、邏輯濾波器和數控時鐘產生器三部分組成。SEC要求在保持模式下仍然能夠輸出高質量的時鐘，所以在用于產生系統時鐘的ADPLL中，增加了保持數據模塊。

　　系統時鐘工作在跟蹤模式時，通過ADPLL環路實現輸出系統時鐘和參考時鐘的同步。同時，將頻率控制字數據保存在FPGA內部自帶的RAM中（即圖1中的保持數據模塊）。當所有參考源丟失時，SEC進入保持工作模式，芯片將保持數據模塊中保存的頻率數據按先進后出的方式取出，對數控時鐘產生器進行控制，保證了系統時鐘在保持模式下仍然能夠輸出高質量的時鐘。