一種基于EP2SGX系列FPGA的PCI接口設(shè)計(jì)

　　3 PCI接口設(shè)計(jì)實(shí)現(xiàn)

　　本設(shè)計(jì)利用ALTERA公司的QuartusIl7．2軟件和硬件描述語言，采用自頂向下的設(shè)計(jì)方法進(jìn)行PCI接口的邏輯設(shè)計(jì)，并利用QuartusII軟件對(duì)設(shè)計(jì)進(jìn)行了功能和時(shí)序仿真。

　　設(shè)計(jì)的具體流程如下：首先從總體上考慮：PCI接口作為一個(gè)功能模塊，嵌入在FPGA內(nèi)部，內(nèi)側(cè)面向用戶邏輯，外側(cè)通過芯片的I／O管腳與PCI總線相連。在用戶端，需要把復(fù)雜的PCI總線命令轉(zhuǎn)換為便于用戶使用的類似ISA總線的命令格式，把地址線與數(shù)據(jù)線分離，并產(chǎn)生單獨(dú)的讀寫控制信號(hào)。其次，根據(jù)總體要求，進(jìn)行頂層設(shè)計(jì)和內(nèi)部模塊劃分。最后，對(duì)具體的功能模塊用軟件編程實(shí)現(xiàn)并進(jìn)行功能仿真。

　　本設(shè)計(jì)中PCI接口的總體框圖如圖4所示。由圖4可知，PCI接口主要由地址／命令鎖存和譯碼、內(nèi)部通信、外部通信和總線狀態(tài)機(jī)、中斷處理等模塊組成。

　　3．1 地址／命令鎖存和譯碼

　　由于PCI總線為地址和數(shù)據(jù)復(fù)用型總線，在使用中需將地址和數(shù)據(jù)進(jìn)行分離，首先要對(duì)PCI總線上的32位地址／數(shù)據(jù)總線鎖存。譯碼是對(duì)來自主機(jī)的PCI總線命令信號(hào)CBE[3．．0]和IDSEL信號(hào)進(jìn)行識(shí)別，并相應(yīng)地向內(nèi)部邏輯發(fā)出配置空間讀寫操作、I／O讀寫操作、存儲(chǔ)器讀寫操作等信號(hào)。

　　3．2 外部通信

　　外部通信接口主要完成對(duì)PCI總線的應(yīng)答，并發(fā)出相應(yīng)的信號(hào)。對(duì)于瀆寫操作，接口發(fā)出DEVSEL#信號(hào)響應(yīng)PCI的FRAME#信號(hào)，完成握手。PCI協(xié)議規(guī)定了在交易期間對(duì)地址／數(shù)據(jù)總線和命令／字節(jié)使能總線進(jìn)行奇偶校驗(yàn)。讀交易期間，接口被要求驅(qū)動(dòng)PAR信號(hào)線；寫交易期間，目標(biāo)將計(jì)算AD[31．．0]和CBE[3．．0]上的奇偶性，并把PERR信號(hào)送給PCI。

　　3．3 內(nèi)部通信

　　內(nèi)部通信接口主要產(chǎn)，豐面向用戶端，便于用戶使用的一信號(hào)，包括復(fù)位信號(hào)、分離的讀和寫信號(hào)、地址總線、32位的數(shù)據(jù)讀寫總線。

　　3．4 總線狀態(tài)機(jī)

　　該模塊足本設(shè)計(jì)的關(guān)鍵部分，其主要功能是根據(jù)PCI協(xié)議產(chǎn)生總時(shí)序來控制總線交易。總線狀態(tài)機(jī)包含的狀態(tài)主要有總線空閑狀態(tài)、總線停靠狀態(tài)、主設(shè)備數(shù)據(jù)傳輸狀態(tài)、從設(shè)備數(shù)據(jù)傳輸狀態(tài)、配置空間讀寫狀態(tài)、目標(biāo)I／O空間讀寫狀態(tài)、主設(shè)備讀寫狀態(tài)、總線翻轉(zhuǎn)狀態(tài)、數(shù)據(jù)傳輸終止?fàn)顟B(tài)等。以上各狀態(tài)主要依據(jù)輸入的PCIRST、FRAME#、IDSEL、CBE [3．．0 ]、GNT#、IRDY#、TRDY#、STOP#等信號(hào)變化進(jìn)行狀態(tài)轉(zhuǎn)換。

　　3．5 中斷處理

　　本模塊主要實(shí)現(xiàn)各種外部中斷源的輸入處理、中斷允許寄存器和中斷狀態(tài)寄存器的控制和管理、INTA#信號(hào)的輸出處理等。