一種基于FPGA的立體視頻轉(zhuǎn)換系統(tǒng)研究設(shè)計(jì)

　　當(dāng)某一幀數(shù)據(jù)到來(lái)時(shí)，輸入端的數(shù)據(jù)不停地從雙端口RAM的一個(gè)端口寫入SRAM_Rx。每當(dāng)檢測(cè)到DE的下降沿，說(shuō)明已經(jīng)有一行的數(shù)據(jù)寫入完畢，則從另外一個(gè)端口將SRAM_Rx的數(shù)據(jù)寫入DDR用于保存當(dāng)前幀數(shù)據(jù)的存儲(chǔ)區(qū)。寫入一行結(jié)束時(shí)，輸入端要等到下一個(gè)DE下降沿到來(lái)才會(huì)再次有讀寫SDRAM的需求。也就是說(shuō)SDRAM此時(shí)處于空閑期，于是馬上從之前保存好的上一幀數(shù)據(jù)中讀出相應(yīng)的一行數(shù)據(jù)寫入SRAM_Tx，輸出端則在寫入SRAM_Tx一行完畢后從SRAM_Tx的另一個(gè)端口讀出數(shù)據(jù)。這樣一直到一幀結(jié)束。當(dāng)下一幀數(shù)據(jù)到來(lái)時(shí)，交換讀寫所指向的幀存儲(chǔ)區(qū)，這樣保證了原視頻信號(hào)的幀率不變。

　　為了使設(shè)計(jì)簡(jiǎn)單，DDR控制器模塊DDR_IF使DDR工作在BL（Burst Length）即數(shù)據(jù)突發(fā)長(zhǎng)度等于2的狀態(tài)[4]，并且以行為單位完成一次讀寫流程。每次要寫入或者讀出一行數(shù)據(jù)時(shí)，主控制模塊MAIN_CTL向DDR_IF發(fā)送讀寫請(qǐng)求，然后發(fā)送一行數(shù)據(jù)所需要傳送的突發(fā)長(zhǎng)度的數(shù)量BL_CNT，以及該行數(shù)據(jù)要存入DDR的bank地址、行起始地址、列起始地址。之后，MAIN_CTL和DDR_IF進(jìn)入讀寫流程。一行數(shù)據(jù)讀寫操作的Modelsim時(shí)序仿真如圖6所示，圖中以一行數(shù)據(jù)有3個(gè)像素為例。

　　根據(jù)以上分析，DDR在一行數(shù)據(jù)的時(shí)間內(nèi)被復(fù)用，理論上只要滿足寫入一行加讀出一行數(shù)據(jù)的時(shí)間小于一行數(shù)據(jù)的持續(xù)時(shí)間Th即可。在1 600×1 200@60 Hz的分辨率下，行周期Th=13.3，當(dāng)DDR工作在165 MHz時(shí)，其讀一行數(shù)據(jù)加寫一行數(shù)據(jù)的時(shí)間為：Tl=1 600×2/165 M×2=9.7Th。即使考慮到DDR在讀寫之外的其他操作上花費(fèi)的額外時(shí)間，也能夠滿足要求。

　　2.3 格式轉(zhuǎn)換

　　2.3.1 3D模式

　　2.3.2 2D模式

　　對(duì)于本文設(shè)計(jì)的系統(tǒng)，對(duì)程序稍作修改即可實(shí)現(xiàn)2D/3D兼容。只須在輸入端，第k個(gè)像素到達(dá)時(shí)，各分量分別存入地址addr=k即可。

　　本文介紹的立體視頻轉(zhuǎn)換系統(tǒng)能夠在不影響幀率的情況下進(jìn)行實(shí)時(shí)轉(zhuǎn)換，并且滿足2D/3D兼容的需要。該系統(tǒng)目前已應(yīng)用于立體顯示器格式轉(zhuǎn)換。DVI接口的使用，使得該系統(tǒng)有著廣泛的兼容性。此外，系統(tǒng)用一片SDRAM實(shí)現(xiàn)了幀緩沖的功能，在充分利用系統(tǒng)資源的同時(shí)，使得整個(gè)系統(tǒng)的設(shè)計(jì)更為簡(jiǎn)潔，有利于減小體積和降低成本。同時(shí)，該系統(tǒng)實(shí)際上構(gòu)建了一個(gè)通用的視頻處理架構(gòu)，具有很好的擴(kuò)展性，程序只需稍作修改即可用于其他尺寸、其他格式視頻源（如上下格式、時(shí)分格式）、其他立體實(shí)現(xiàn)方式（如按行或者按列分割左右圖像）的立體顯示器。

　　參考文獻(xiàn)

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