基于CPLD/FPGA的半整數分頻器的設計實例
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4.2 完整的電路及波形仿真
將COUNTER3、異或門和D觸發器通過圖3所示的電路邏輯連接關系，并用原理圖輸入方式調入圖形編輯器，然后經邏輯綜合即可得到如圖4所示的仿真波形。由圖中outclk與inclk的波形可以看出，outclk會在inclk每隔2.5個周期處產生一個上升沿，從而實現分頻系數為2.5的分頻器。設inclk為50MHz，則outclk為20MHz。因此可見，該電路不僅可得到分頻系數為2.5的分頻器（outclk），而且還可得到分頻系數為5的分頻器（Q1）。
5 結束語
選用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件實現半整數分頻后，經邏輯綜合后的適配分析結果如表1所列。本例中的計數器為2位寬的位矢量，即分頻系數為4以內的半整數值。若分頻系數大于4，則需增大count的位寬。
表1半整數分頻器適配分析結果
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