賽靈思FPGA全局時鐘網絡結構詳解

　　1)DLL模塊

　　DLL 主要由一個延時線和控制邏輯組成。延時線對時鐘輸入端CLKIN產生一個延時，時鐘分布網線將該時鐘分配到器件內的各個寄存器和時鐘反饋端CLKFB;控制邏輯在反饋時鐘到達時采樣輸入時鐘以調整二者之間的偏差，實現輸入和輸出的零延時，如圖3所示。具體工作原理是：控制邏輯在比較輸入時鐘和反饋時鐘的偏差后，調整延時線參數，在輸入時鐘后不停地插入延時，直到輸入時鐘和反饋時鐘的上升沿同步，鎖定環路進入“鎖定”狀態，只要輸入時鐘不發生變化，輸入時鐘和反饋時鐘就保持同步。DLL可以被用來實現一些電路以完善和簡化系統級設計，如提供零傳播延遲，低時鐘相位差和高級時鐘區域控制等。

　　在Xilinx芯片中，典型的DLL標準原型如圖4所示，其管腳分別說明如下：

　　CLKIN(源時鐘輸入)：DLL輸入時鐘信號，通常來自IBUFG或BUFG。

　　CLKFB(反饋時鐘輸入)：DLL時鐘反饋信號，該反饋信號必須源自CLK0或CLK2X，并通過IBUFG或BUFG相連。

　　RST(復位)：控制DLL的初始化，通常接地。

　　CLK0(同頻信號輸出)：與CLKIN無相位偏移;CLK90與CLKIN 有90度相位偏移;CLK180與CLKIN 有180度相位偏移;CLK270與CL KIN有270度相位偏移。

　　CLKDV(分頻輸出)：DLL輸出時鐘信號，是CLKIN的分頻時鐘信號。DLL支持的分頻系數為1.5，2，2.5，3，4，5，8 和16。

　　CLK2X(兩倍信號輸出)：CLKIN的2倍頻時鐘信號。

　　LOCKED(輸出鎖存)：為了完成鎖存，DLL可能要檢測上千個時鐘周期。當DLL完成鎖存之后，LOCKED有效。

　　在FPGA 設計中，消除時鐘的傳輸延遲，實現高扇出最簡單的方法就是用DLL，把CLK0 與CLKFB相連即可。利用一個DLL可以實現2倍頻輸出，如圖5所示。利用兩個DLL 就可以實現4倍頻輸出，如圖6所示。

　　2)數字頻率合成器

　　DFS 可以為系統產生豐富的頻率合成時鐘信號，輸出信號為CLKFB和CLKFX180，可提供輸入時鐘頻率分數倍或整數倍的時鐘輸出頻率方案，輸出頻率范圍為 1.5～320 MHz(不同芯片的輸出頻率范圍是不同的)。這些頻率基于用戶自定義的兩個整數比值，一個是乘因子(CLKFX_ MULTIPLY)，另外一個是除因子(CLKFX_ DIVIDE)，輸入頻率和輸出頻率之間的關系為：

　　比如取CLKFX_MULTIPLY = 3，CLKFX_DIVIDE = 1，PCB上源時鐘為100 MHz，通過DCM 3倍頻后，就能驅動時鐘頻率在300 MHz的FPGA，從而減少了板上的時鐘路徑，簡化板子的設計，提供更好的信號完整性。