知識產權IP集成技術挑戰及解決方案

設計團隊在開始其項目的架構設計之前，了解準備采用的IP的功能和局限是很重要的。這可能需要他們驗證該IP來了解其局限性。選購軟IP也具有同樣的重要性，因為設計工程師能夠選擇改編該IP來滿足其項目規范。Cadence公司IP與EDA聯盟部資深總監Michael Horne表示：“很重要的兩點是：設計師了解該IP的功能和它將被集成進去的整個設計、設計師可以隨時聯絡到精通該IP的內行技術支持工程師。”

隨著當今的SiP或SoC需要集成模擬、數字和射頻等不同類型的內核，設計的復雜度和技術挑戰也越來越大。“如何把越來越多的不兼容構造塊集成在一起，已成為今天高復雜度SiP或SoC設計時遇到的最大技術挑戰，”Tensilica總裁Chris Rowen指出：“構造一個今天的SoC經常需要MCU、CPU、DSP和復雜的自行設計的加速引擎。如果每一個IP都采用各自的編程、建模、調試工具和接口標準，那么硬件和軟件的集成將需要很長的時間，而且充滿混亂和風險。圍繞一到兩種普遍使用的處理器系列進行的標準化使得我們可以快速開發出許多不同類型的處理功能。”

總的來講，下述主要EDA工具或平臺可幫助解決以上技術挑戰：1)集成了邏輯綜合、時序和功率導向型布局布線的物理綜合工具；2)覆蓋MCU、CPU、DSP和加速器功能的統一可配置處理器系列；3)標準化的外設總線；4)多處理器系統仿真和調試環境。

最典型的例子是Cadence的Incisive驗證平臺和Encounter平臺。Encounter平臺是一個綜合的RTL-to-GDSII設計環境。它提供了一個完整的設計流程，從RTL綜合和測試設計、物理原型和分割、一直到最后的時序和制造收斂。Encounter平臺有助于你提高生產率、管理復雜設計和加快上市時間。

MIPS 科技(上海)有限公司總經理何英偉認為，在目前的納米級時代，隨著泄漏功率、寄生元件和信號完整性逐漸變成開發一個魯棒設計的主要考慮因素，下一輪IP集成技術挑戰將主要來自未來工藝及其技術。

一般來說，在設計時很多事情都可能出錯，這將導致IC工作不正常并且可能需要很長的調試時間。“一次設計成功永遠是我們的目標，但不能想當然地認為一定會這樣。”何英偉表示，“就SiP或SoC設計而言，建立一個魯棒的設計和驗證方法學、選擇已經過實際硅驗證的合適IP內核和支持、建設一支訓練有素的和經驗豐富的工程團隊，是目前中國IC設計公司在其設計中集成IP內核時面對的主要挑戰。”

最后，何英偉指出，IP保護在中國仍然是一個受到廣泛關注的問題。更多的教育和對知識產權價值的尊重需要得到鼓勵，它應該是中國IC產業不斷擴大的努力方向之一。