基于單片機的數字通信系統位同步提取
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有DLF的數字鎖相環，調整相位的速率要比無DLF的低，故同步帶比式(5)小。
由式(1)、式(2)、式(5)可知，3個性能指標都取決于DCO周期調整步距δ：δ愈大，同步帶愈大，同步建立時間愈短，但相位誤差卻增大了。所以δ應折中選取，在保證鎖相環路能鎖定(同步)的前提下，δ盡可能取小些，以減小相位誤差。
本設計采用單片機芯片實現數字電路相關器件，簡化了相關器件復雜的邏輯電路設計，降低了系統的功耗和成本，提高了系統的可靠性。實現位同步的方法很多，本文討論的是采用數字鎖相環技術來提取位同步信號。在位同步提取中，如何縮小同步建立時間、降低位誤差及增大同步保持時間是好的位同步設計的努力方向。
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