Cortex—M3的異常處理機(jī)制研究

　　可見，由于采用處理器狀態(tài)硬件保存，Cortex—M3處理器少用了18周期，節(jié)省了42．8％的異常開銷。

　　3．2 處理器響應(yīng)遲到異常

　　Cortex—M3和ARM7在處理遲到高優(yōu)先級異常時的差異如圖6所示。

　　當(dāng)IRQ2正在為執(zhí)行ISR2保存處理器狀態(tài)時，遲到了一個優(yōu)先級更高的異常IRQl。這時ARM7繼續(xù)進(jìn)行壓棧操作。在壓棧操作完成后，ARM7繼續(xù)為執(zhí)行ISRl進(jìn)行壓棧操作，然后執(zhí)行ISRl。其實，兩次壓棧操作所保存的內(nèi)容是一樣的。因此，Cortex—M3對這個階段的操作進(jìn)行了優(yōu)化，引進(jìn)了遲到異常技術(shù)，只進(jìn)行一次的壓棧操作。并且在ISRl執(zhí)行完成之后，Cortex—M3沒有進(jìn)行出棧操作，而是通過一個6周期的尾鏈，直接進(jìn)入ISR2的執(zhí)行。

　　在上面的例子中，ARM7處理器的異常開銷：

　　其中，TARM7_later和TM3_later分別為ARM7和Cortex—M3處理遲到異常所用的時間開銷；Ttail-chaining為Cortex—M3處理尾鏈所用的時間。

　　通過計算可以看出，Cortex—M3少用了44周期，節(jié)省65％的異常開銷。

　　3．3 處理器處理back-to-back異常

　　若一個新的異常在上一個異常寄存器出棧時到來，ARM7和Cortex—M3的處理方式也有很大不同。Cortex—M3和ARM7在處理back—to—back異常時的差異如圖7所示。ARM7繼續(xù)當(dāng)前的出棧操作，在出棧操作完成后，處理器為執(zhí)行ISR2進(jìn)行壓棧操作，然后執(zhí)行ISR2。其實，這時候處理器出棧和壓棧的內(nèi)容是一致的。Cortex—M3同樣優(yōu)化了這個階段的操作，引進(jìn)了尾鏈機(jī)制。當(dāng)IRQ2到來時，Cortex—M3立即中止已經(jīng)進(jìn)行了8個周期的出棧操作，轉(zhuǎn)而進(jìn)行尾鏈操作，然后執(zhí)行ISR2。

　　在處理back—to—back異常時，ARM7處理器用在ISRl到ISR2轉(zhuǎn)換的異常開銷：

　　TARM_btb=TARM7_POP+TARM7_PUSH=16+26=42周期Cortex-M3處理器用在ISRl到ISR2轉(zhuǎn)換的異常開銷：

　　TM3_btb=Tcancel+Ttail-chaining=8+6=14周期

　　其中，TARM_btb和TM3_btb分別為ARM7和Cortex—M3處理back—to—back異常轉(zhuǎn)換所用的時間開銷；Tcancel為發(fā)生尾鏈時Cortex—M3已用于狀態(tài)恢復(fù)的時間。

　　通過計算可以看出，Cortex—M3少用了28周期。其實，Cortex—M3處理器用在ISRl到ISR2轉(zhuǎn)換的異常開銷最低可以優(yōu)化到只用6個周期，這樣就極大地提高了back—to—back異常的響應(yīng)能力。

　　結(jié) 語

　　本文闡述了Cortex—M3處理器的異常處理機(jī)制。通過和ARM7進(jìn)行比較，量化分析了Cortex一M3在異常處理方面的優(yōu)勢，對工程師使用Cortex—M3的異常處理會有一定參考和幫助。