分析基于單片機的數字通信系統位同步提取

　　位同步提取數字鎖相環由CPU2實現，其P1.4輸入的控制信號MSKC來自CPU1,由工作方式決定：在FSK/MSK工作方式時，MSKC=1;在GMSK/GFSK工作方式時，MSKC=0.

　　對接收的隨機數字信號，可近似認為兩相鄰碼元中出現00、01、10、11的概率相等，其中有數據跳變的占一半。而對無DLF的數字鎖相環而言，每發生數據跳變可調整相位一次，因此平均每2Tb s可調整相位一次，故同步建立時間為：

　　有DLF的數字鎖相環，調整相位的速率要比無DLF的低，故同步帶比式（5）小。

　　由式（1）、式（2）、式（5）可知，3個性能指標都取決于DCO周期調整步距δ：δ愈大，同步帶愈大，同步建立時間愈短，但相位誤差卻增大了。所以δ應折中選取，在保證鎖相環路能鎖定（同步）的前提下，δ盡可能取小些，以減小相位誤差。

　　本設計采用單片機芯片實現數字電路相關器件，簡化了相關器件復雜的邏輯電路設計，降低了系統的功耗和成本，提高了系統的可靠性。實現位同步的方法很多，本文討論的是采用數字鎖相環技術來提取位同步信號。在位同步提取中，如何縮小同步建立時間、降低位誤差及增大同步保持時間是好的位同步設計的努力方向。