基于AD9481芯片的毫米波雷達信號采樣系統設計

引言

對毫米波雷達回波信號的處理一般可以分為數字采樣和信號處理兩部分，其中數字采樣的精度和性能將直接影響到信號處理得輸出結果，因此，越來越多的雷達系統需要高帶寬、高量化精度的a/d轉換，毫米波雷達也不例外，adc是對雷達回波進行數字化處理得前端，是信號處理與外界信息相連的橋梁，其性能也是影響和制約雷達整體性能的關鍵因素之一。

由于雷達信號頻帶寬，動態范圍大，數據處理實時性要求高，所以必須選擇高速a/d變換器，而ad9481頻帶寬，噪聲低，轉換速度快，尤其是差分信號動態性能突出，同時采用a、b兩路輸出的結構，提供有2個彼此反相的時鐘（dco+和dco-），以便后續設備鎖存數據。因此，其數據輸出速率降低了一倍，從而降低了對存儲器的讀寫速度要求，由此可見，選用此芯片進行采樣系統的設計有著重要的現實意義。

系統結構和工作原理

本系統是基于某毫米波測量雷達，該雷達接收機可輸出正交的i、q雙通道零中頻、200mhz帶寬的模擬信號，以及220mhz采樣時鐘信號和推移信號。整個數字采樣系統由ad9481芯片、cpld和cpci總線構成，其中多路數據的傳輸采用fifo緩存，雙通道高速采樣的難度在于要在較高采樣頻率基礎上，應保持i、q兩個通道的同步，當兩個通道的數據采樣不同步時，數據采樣系統將嚴重影響后端雷達信號的處理精度，甚至影響雷達信號處理得正確性，綜合以上要求，本采樣系統主要依靠cpld來控制采樣時序，這樣可以方便硬件系統的調試，圖1給出了雙通道雷達回波信號采樣系統的結構框圖。

雷達i、q通道回波信號輸入采樣系統后，先經過運放ad8138變為采樣芯片ad9481需要的差分輸入信號，220mhz的采樣時鐘經過2分頻后分別輸入兩個ad9481，ad9481對輸入信號進行ad變換后，即以110mhz時鐘分兩路輸出相反的時鐘信號，并在cpld控制下經過鎖存寫入兩路fifo。由于每路輸出數據是8bit，因此，對于i、q通道的采樣數據在其從fifo輸出后應經過cpld將兩路數據合并成16bit，然后再通過cpci總線的j4接口輸入到雷達信號處理系統，同時通過s5933輸入到pci總線，其中向pci總線的傳輸主要是為了調試過程中的數據控制。

雙通道高速采樣同步時序控制設計

圖2所示是ad9481的工作時序，從圖中可以看出，其dco時鐘是互相反相的，dco-時鐘對應的數據輸出通道是a通道，dco+時鐘對應的通道是b通道，對于采集時鐘信號來說，b通道的數據要比a通道的數據晚一個周期，而對于輸出的dco時鐘來說，b通道的數據要比a通道晚半個周期。由于數據是交叉式輸出的，其順序不會改變，因此，對于雙通道數字采樣的同步問題，可以由后端不同通道的fifo緩存來實現數據的排序。

本系統中的兩個ad9481分4個通道輸出數據，為了配合cpld控制fifo來實現輸出數據的同步，輸出的8bit數據應先經過鎖存器74lvt574，然后進入各自通道的fifo來實現存儲，ad9481的輸出時鐘dco可經過異或門74vcx86加到各自通道的fifo上，其連接結構如圖3所示。

對于每一路采樣系統，將dco-和cpld輸出的鎖存有效信號相異或，便可得到輸出a通道鎖存74lvt574的輸入時鐘，而將dco+和cpld輸出的鎖存有效信號相異或，就可以得到輸出b通道鎖存74lvt574的輸入時鐘，將dco-和cpld輸出的fifo有效信號相異或，即可得到輸出a通道fifo的寫入時鐘，dco+和cpld輸出的fifo有效信號相異或，就會得到輸出b通道fifo的寫入時鐘，采用這樣的設計，只需更改cpld輸出的有效信號就可以控制每一路時鐘和數據的傳輸狀態，并可充分利用cpld便于更改程序的優勢來控制兩路采集的同步，從而方便設計過程中的調試。

整個雙通道數字采樣的邏輯控制可由一片altera公司生產的max3000系列cpld完成，其型號為epm3256-10，速度為10ns。

事實上，系統的邏輯控制主要用于完成以下功能：

◆ 完成s5933的啟動及配置；

◆ 通過控制ad9481的ds信號，來實現對采集過程的控制；

◆ 通過控制4個通道中的鎖存和異或門，來實現對采集過程中單通道內部和雙通道數據之間的同步控制；

◆ 通過控制fifo的寫使能和寫時鐘，實現對fifo狀態及傳輸數據的控制；

◆ 在4個fifo的輸出端完成雙通道中8bit數據合成16bit數據的工作；

◆ 在4個fifo的輸出端，通過對fifo讀時鐘和讀使能的控制，來在i、q各自通道內完成a、b端口fifo數據的交叉讀取，并保證輸出數據的正確順序；

◆ 完成合成16bit數據向j4接口或cpci總線的傳輸；

◆ 由雷達接收機發出4khz的推移信號，按期對ad9481進行使能并清空4個fifo；

cpld的控制邏輯可由狀態機實現，其邏輯結構如圖4、圖5和圖6所示。

在ad控制的邏輯狀態機中，rday、ddav通過使能可產生rclk和dclk信號，rclk和dclk兩個信號均為20mhz，相差為360度，且通過使能產生的fifo使能信號，為低電平有效，保持時間為50ns五，也就是頻率為20mhz的信號，a口fifo與b口fifo的讀使能信號完全反相，但讀時鐘相同，實際上，dclk比rclk晚一個周期。

在數字采樣的fifo傳輸時，為了后端信號處理得方便，可在每幀數據上附加幀頭：“0x90eb eb90”，這樣可以明確表明幀的起始位置，防止錯誤數據影響后端信號的處理流程，這些信號的脈寬、分頻、計數命令和狀態、時延命令都是16bit的，均可在兩個時鐘周期內傳輸完畢，并可用于表明數據傳輸和雷達工作的狀態。

結束語

在系統設計完成后，可首先采用正弦曲線擬合法對adc的動態性能進行測試，筆者的測試結果和理想的正弦曲線相比，其誤差在較大點數的采樣后趨于平穩，誤差為10-4v級別，可以認為，采集系統的精度是很高的。此后，筆者又采用fft方法對adc系統的頻域性能進行了測試，測試結果表明，雙通道數字采樣系統具有較好的信噪比和有效位數，此外，在雙通道數字采樣的測試中筆者還對雷達的發射波形進行了采樣，雷達發射波頻率從100mhz逐漸降低到0mhz，然后從0mhz再上升到100mhz，采樣結果表明，本系統的數字采樣具有良好的采樣性能。