一種基于DSP的軟件鎖相環模型與實現
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隨著大規模集成電路及高速數字信號處理器的發展，通信領域的信號處理越來越多地在數字域付諸實現。軟件鎖相技術是隨著軟件無線電的發展和高速dsp的出現而開展起來的一個研究課題。在軟件無線電接收機中采用的鎖相技術是基于數字信號處理技術在dsp等通用可編程器件上的實現形式，由于這一類型鎖相環的功能主要通過軟件編程實現，因此可將其稱為軟件鎖相環（software
pll）［1］。
盡管軟件鎖相環采用的基本算法思想與模擬鎖相環和數字鎖相環相比并沒有太大變化，然而其實現方式卻完全不同。本文將建立軟件鎖相環的z
域模型，分析軟件鎖相環中的延時估計、捕獲速度及多速率條件下的軟件鎖相環模型問題［1］。
1軟件鎖相環的基本模型
在模擬鎖相環的基礎上，利用數字、模擬系統彼此之間的聯系，以二階二型鎖相環為例建立軟件鎖相環的z 域模型。文獻［2］詳細給出了鎖相環的基本模型和原理。
如果將鎖相環的基本部件采用軟件編程的形式實現，就可以得到軟件鎖相環的基本組成，如圖1所示。
首先從模擬鎖相環的s域模型出發得到軟件鎖相環的z 域模型（二階二型模擬鎖相環的s域模型請參閱文獻［2］）。由于雙線性變換是聯系模擬系統與數字系統的一個重要方法，具有轉換簡單且表達式清晰明了的特點［3］，因此本文選擇雙線性變換法作為模擬鎖相環與軟件鎖相環之間的轉換基礎。
式(1)是雙線性變換法的復頻域表達式：
其中：t是聯系數字系統與模擬系統的采樣時間間隔，1/t表示采樣頻率。根據該轉換關系，對s域模型各部分對應的數字復頻域表達式進行轉換，可以得到如圖2所示的復頻域模型。
在實際應用中，二階線性系統常采用阻尼因子ξ、無阻尼振蕩頻率ωn描述。在二階二型鎖相環中，τ1，τ2 ，k 與ξ，ωn之間的對應關系如下：
在式(1)和式(2)的基礎上對圖2進行等效變換，可以得到軟件鎖相環的另一個線性相位z域模型，如圖3所示。
在模型ⅰ中，參數τ1，τ2和k與實現電路功能的電阻、電容、壓控振蕩器密切相關。而實現軟件鎖相功能的卻是乘法器、加法器與寄存器，因此采用模型ⅱ表征軟件鎖相環線性相位z域模型顯得更有實際意義。2軟件鎖相環的數學模型
數字鑒相器的z域模型如下：
實現數字鑒相器的方法之一就是借助信號的正交分解，圖4是該方法的原理框圖。
其中：lpf表示低通濾波，a是低通濾波器帶來的常數增益。因此鑒相器的輸出：
經過反z變換得到數字環路濾波器的時域表達式為：
通過反z變換得到數控振蕩器的時域表達式：
變量uc(nt)數值較小且變化不會太快,因此式(14)成立：
綜合式(11)、式 (12)和式(13)，得到nco輸出信號的表達式：
如果以數字頻率描述數控振蕩器，則稱其數字中心頻率為ω0t，數字偏置頻率為ωn2·uc(nt)·t。因此，該數控振蕩器的靈敏度與數字靈敏度分別為
t。3多速率條件下的軟件鎖相環
在數字化接收機中，經常碰到多速率條件下的抽樣率轉換問題。所謂多速率系統是指在一個數字系統中存在2個或2個以上的抽樣率［4］。構成軟件鎖相環鑒相器的混頻器通常工作在系統采樣頻率上。在滿足奈奎斯特采樣定律的前提下，數字化接收機的系統采樣率一般高達數10 m。而數字鑒相器組成部分的反正切表，由于混頻之后的數據經過多倍抽取，工作頻率已經下降到與信號波特率相近的水平。數據抽取同時也降低dsp的運算量，由dsp完成的環路濾波的處理速度近似等于信號波特率。此外由于軟件鎖相環中的數控振蕩器需要給混頻器提供同樣速率的正交載波，其工作速率與混頻器相等，需要進行內插來調整速率。
為了合理利用dsp有限的計算資源，總是在滿足同步需要的前提下盡可能地降低環路濾波的工作速率，也就是通常所說的環路頻率。環路頻率是軟件鎖相環的一個重要參數，他同時決定著鎖相環算法的計算量與捕獲速度。環路頻率過高將帶來額外的計算負擔，環路頻率太低又不能滿足捕獲速度的需要，在應用中通常取系統波特率作為環路頻率的大小。該擴展模型對應的線性相位z域模型如圖5所示。
其中：d表示數據抽取，i表示數據內插。數據在抽取之前先要進行抗混疊濾波，可用于抗混疊濾波的fir濾波器有cic濾波器、半帶濾波器等。實際情形中，由于零階保持內插幾乎不需要額外的運算量，因此經常被采用。實際上環路頻率fl總是能夠跟上環路濾波器輸出信號的變化速率。換言之，對環路濾波器輸出信號按照fl的速率進行采樣保留了他的全部信息，因此零階保持內插對系統性能不會有太大影響［4］。
結合上述軟件鎖相環的基本原理，下面借助matlab仿真觀察軟件鎖相環的系統響應。本文以頻率階躍信號作為輸入，觀察軟件鎖相環的系統響應從而進一步驗證本文建立的一系列軟件鎖相環模型。
設定系統采樣頻率為1 mhz，仿真時間0.1 s，信號中心頻率125 khz，起始相位-π／4，輸入頻率階躍100 hz，起始點為0.02 s，抽取因子為8。一般情況下，都希望環路工作在欠阻尼狀態，取阻尼因子ξ=0.707，ωn由2πδf（快捕帶寬）決定［2］，分別取2π*40，2π*50，2π*100。仿真出相位誤差響應曲線、nco偏置頻率曲線和頻率階躍信號的相位曲線，如圖6所示。
從圖6可以看出，軟件鎖相環在［0，0.02］區間內相位誤差為0，處于鎖定狀態。在t=0.02 s時刻，輸入信號頻率產生了大小為100 hz的階躍，導致軟件鎖相環進入捕獲過程。由于軟件鎖相環的校正作用，當ωn=2π*50時，系統在t=0.05 s時刻重又進入同步狀態，相位誤差依舊為0。由相位誤差響應曲線可以看到，鎖相環可以無相差的跟蹤頻率階躍信號，同時表明雖然鎖相環鑒相誤差為0，但是由于環路濾波器的理想積分作用其輸出的控制信號并不為0，由該控制信號產生的100 hz偏置頻率保證了nco輸出與輸入信號的同步。當快捕帶寬發生變化導致改變時，鎖相環的捕獲速度也發生了變化，快捕帶寬越寬，捕獲速度越快。
4軟件鎖相環的dsp實現在寬帶數字化接收機的實現中，數字下變頻采用通用可編程下變頻器hsp50214b。在實現載波同步、碼元同步軟件鎖相環的整個反饋環路中，數控振蕩器、鑒相器由hsp50214b完成，環路濾波在tms320c6x中完成。dsp實現框圖如圖7所示。
環路延時是一個應該重視的因素。帶來軟件鎖相環環路延時主要有以下2種原因：(1)環路內fir濾波器帶來的延時；
(2)數據等待處理帶來的額外延時。
在數字化接收機中，采用粗同步與細同步兩級。粗同步環路時延大，反應速度慢；細同步環路時延小，反應速度快，粗同步保證有效信號落在濾波器的通帶之內，細同步可以在粗同步基礎上獲得較大捕獲帶和同步帶。此外還采用拋棄若干采樣點，消除不必要的環路延時。
可以看出，軟件鎖相環具有處理靈活的優點，他擺脫了復雜的硬件電路設計，解決了許多模擬環遇到的難題。目前，由于dsp功能越來越強大，工作速度越來越高，也為軟件鎖相技術的發展創造了必要的條件。
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