基于CPLD／FPGA的出租車計費器

隨著eda技術的高速發展，電子系統的設計技術和工具發生了深刻的變化，大規?？删幊踢壿嬈骷pld／fpga的出現，給設計人員帶來了諸多方便。利用它進行產品開發，不僅成本低、周期短、可靠性高，而且具有完全的知識產權。本文介紹了一個以altera公司可編程邏輯芯片epm7128slc84-15為控制核心、附加一定外圍電路組成的出租車計費器系統。

1 系統組成

基于cpld／fpga的出租車計費器的組成如圖1所示。各部分主要功能如下：(1)a計數器對車輪傳感器送來的脈沖信號進行計數(每轉一圈送一個脈沖)。不同車型的車輪直徑可能不一樣，通過“設置1”對車型做出選擇，以實現對不同車輪直徑的車進行調整。(2)b計數器對百米脈沖進行累加，并輸出實際公里數的bcd碼給譯碼動態掃描模塊。每計滿500送出一個脈沖給c計數器。“設置2”實現起步公里數預制。(3)c計數器實現步長可變(即單價可調)的累加計數，每500米計費一次?！霸O置3”用來完成超價加費、起步價預制等。(4)譯碼／動態掃描將路程與費用的數值譯碼后用動態掃描的方式驅動數碼管。(5)數碼管顯示將公里數和計費金額均用四位led數碼管顯示(三位整數，1位小數)。

出租車計費器由車型調整模塊、計程模塊、計費模塊、譯碼動態及掃描等模塊組成，整個系統采用模塊化設計，首先用vhdl編寫功能模塊，然后用頂層原理圖將各功能模塊連接起來。

2．1 車型調整模塊

出租車車型并非單一，各個車型的輪胎直徑亦有所不同。據調查統計，現行出租車輪胎直徑大致有四種，直徑分別為520mm、540mm、560mm和580mm。若要使不同車型的出租車每行駛一百米均送出一個脈沖，可通過設置“可預制分頻器”的系數來完成。根據上述車輪直徑計算出的分頻系數分別為61、59、57和55。預制數據受兩個車型設置開關控制，dip開關狀態與車輪直徑對應關系如表1所示(表中“1”為高電平，“0”為低電平)。

表1 車型設置

with cartype select

typecounter<=“111101”when“00”， --520mm

“111011”when“01”， --540mm

“111001”when“10”， ——560mm

“111000”when“11”， --580mm

“000000”when others；

分頻器采用的是加法分頻電路，其占空比可通過datal(x)進行調整，并且分頻器帶有“開始”／“清零”端(高電平清零)。時序仿真波形如圖2所示。從圖中可以看出，對于設置開關為“10”的車型，當第57個脈沖到來時，該模塊oclk端從高變低，輸出一低電平信號。車型調整模塊(以下簡稱fp)封裝見圖4。

2．2 計程模塊

計程模塊是一個模為10、步長為1的加法計數器。該模塊可以預制參數，使其實際計數值大于預制數值后，每500米送出一個脈沖，并將計數值送譯碼動態掃描模塊進行顯示。預制參數采用非壓縮bcd碼，所以在計數器設計時必須將二進制1010至1111六個狀態跳過去。在vhdl程序中，用if語句來實現。

if km(3 downto 0)＝“1001”then km：＝km+“0111”：

else km：＝kin+1；

end if；

計程模塊也帶有“開始”／“清零”端。參數預制同樣使用with_select語句?！捌鸩嚼锍獭焙汀伴_關設置”對應關系如表2所示。計程模塊(以下簡稱mile)封裝見圖4。

表2 起步里程設置

計費模塊是一個模為10、步長可變的加法計數器。該模塊通過開關量預制步長，當超過一定預制參數時改變步長。計費模塊也采用非壓縮bcd碼，但因步長不為1，所以在做非壓縮bcd加法時必須調整，否則可能導致在超過或未超過預置參數時出現超程錯誤。這里采用模仿微機的af標志位，在其設立一個半進位標志，當累加和大于9或半進位標志為“1”時，對累加和進行調整。

if datal(3 downto 0)>9 or datal(4)＝‘1then

datal(3 downto 0)：＝datal(3 downto 0)＋“0110”；

datal(8 downto 5)：＝datal(8 downto 5)＋1；

end if；

其中，data(4)為半進位標志?！捌鸩絻r格”和“超價加費”設置參數分別如表3和表4所示。計費模塊(以下簡稱money)封裝見圖4。

表3 起步價格設置

顯示模塊由七段led數碼管譯碼和動態掃描顯示兩部分組成。

2．4．1 七段led數碼管譯碼

本次設計采用的是共陰極七段數碼管，根據16進制數和七段顯示段碼表的對應關系，用vhdl的with_select或when_else語句可方便實現它們的譯碼。

動態掃描是利用人眼的視覺暫留原理，只要掃描頻率不小于24hz，人眼就感覺不到顯示器的閃爍。本系統24hz的掃描脈沖由相應的外圍電路提供。動態掃描電路設計的關鍵在于位選信號要與顯示的數據在時序上一一對應，因此電路中必須提供同步脈沖信號。這里采用八進制計數器提供同步脈沖，vhdl程序段如下：

cikl_label：process(scp)

begin

if scpvent and scp=‘1then count<=count+1；

end if；

end process clkl_label；

顯示數據的選擇由計數器控制，vhdl程序段如下：

temp<=counterl when count=“000”else．．．

counter4 when count=“011”else

milel when count=“100”else．．．

mile4 when count=“111”；

位選信號時序仿真如圖3所示。從時序仿真圖和上述程序可以看出，位選信號和要顯示的數據實現了同步。

if (count：“101”or count=“001”)then data(0)<＝‘1；

else data(0)<＝‘0；

end if；

顯示模塊(以下簡稱show)封裝見圖4。此模塊中應用了兩個過程，在過程內程序順序執行，其中第一個過程觸發第二個過程。

3 系統綜合

3．1 模塊聯調

各個功能子模塊設計完成后，利用maxplusⅱ的圖形編輯器(graphic editor)將各功能子模塊(．sym)進行連接。由于mile模塊中存在毛刺，故不能直接與后級相連，通過對輸出脈沖信號加門電路延時，再與原始信號相“與”的方法即可消除毛刺。系統頂層原理圖如圖4所示。

芯片管腳定義可以直接用編輯．pin文件或在floor—plan editor下進行。完成管腳定義后選擇器件(epm7128sic84—15)，編譯后生成．sof、．pof及報告文件．rpt。查看報告文件可得到器件管腳的利用情況及器件內部資源的使用情況。通過更換適當的器件使其資源配置達到最優。選擇器件的一般原則是系統所使用的資源不要超過器件資源的80％，若超過90％，系統功耗將增大，工作不穩定。從本次設計器件部分報告中得知：輸入、輸出管腳各用16只，芯片資源利用率僅為51％，具有較大的擴展空間。

本次設計的出租車計費器計數脈沖cp來自車輪轉速傳感器(干簧管)，脈沖經器件內部整形后送計數器；動態掃描脈沖由外圍電路給出；系統使用整流、濾波、降壓后的出租車電源供電；由于cpld／fpga的驅動能力有限，為了增強數碼管的亮度，提高系統的可靠性，設計中在led驅動和位驅動上分別增加了電流驅動器件uln2803和2scl015。

現場實驗表明：該計費器實現了按預制參數自動計費(最大計費金額為999．9元)、自動計程(最大計程公里數為999．9公里)等功能；能夠實現起步價、每公里收費、車型及加費里程的參數預制(如：起步價5．00元；3公里后，1．20元／公里；計費超過15．00元，每公里加收50％的車費等)，且預置參數可調范圍大。由于采用了cpld／fpga大規?？删幊踢壿嬈骷?，整機功耗小、抗干擾能力強、系統穩定、工作可靠、升級方便。另外，根據實際需要，系統可方便地增加以下功能：①通過芯片內部編程增加時鐘功能(器件內部資源足夠)，既可為司機和乘客提供方便，又能為夜間行車自動調整收費標準提供參考；②用cpld／fpga的輸出引線控制語音芯片，可向乘客發出問候語、提醒乘客告訴司機所要到達的地點、報出應收繳的費用等。