模數(shù)轉(zhuǎn)換器時鐘優(yōu)化:測試工程觀點

注意

?為了獲得最佳性能，將帶通濾波器放置在分頻器前面

?分頻器可能使情況變壞
?最大輸出功率受到濾波器插入損耗和最大輸入功率的限制

?最大輸出功率受到濾波器插入損耗和最大輸入功率的限制
?在定制濾波器時要求很高的最大功率

使用背對背Schottky二極管在信號進入ADC時鐘輸入端時將信號箝位是明智的。這使得源幅度增加，因此增加了擺率，同時使得時鐘幅度與轉(zhuǎn)換器時鐘輸入電平兼容。

如果是小時鐘系統(tǒng)或者最后的電路級具有短的走線，可以結(jié)合箝位二極管使用變壓器。變壓器是無源的，不會將抖動添加到整體時鐘信號中。變壓器還可以為振蕩器信號提供增益，增加式4中的A項（幅度）。最后，變壓器自身可提供通帶濾波。具有增益（阻抗比為1:2或1:4）的變壓器有較窄的帶寬，提供了更好的時鐘信號濾波。變壓器還可以將該單端信號轉(zhuǎn)換為差分信號，這在目前的ADC時鐘輸入接口中是常見的，也是強力推薦的。

應(yīng)當注意，并非所有的二極管都能發(fā)揮良好的作用（圖14）。在相同的條件下進行測量，其中基線是相對于所有其他二極管的性能最好的二極管的SNR曲線。應(yīng)當仔細閱讀說明書并且特別注意動態(tài)電阻和電容的參數(shù)。具有低R和C值的二極管可以加快箝位速度。

圖14. 箝位Schottky二極管的選擇影響AD9446-80的性能

這里將16 bit 80 MSPS ADC AD9446用作測試平臺；其中增加了時鐘源中的背對背二極管。圖15中示出了用于進行評估的電路。

圖15. 測量圖14中數(shù)據(jù)的AD9446時鐘電路

在時鐘硬件接口中減少抖動
在與ADC的時鐘輸入引腳連接時，可以使用許多電路和解決方案。然而，式5提醒我們，信號鏈路中的每個有源元件（振蕩源、驅(qū)動器或扇出門、分頻器等）將增加ADC的時鐘輸入引腳處的總抖動量。圖16示出，增加兩個門（每個門貢獻700 fs的抖動）到具有300 fs抖動的時鐘源中，在140 MHz頻率下會使分辨率從約12 bit下降到小于10 bit。 在時鐘硬件接口中減少抖動
在與ADC的時鐘輸入引腳連接時，可以使用許多電路和解決方案。然而，式5提醒我們，信號鏈路中的每個有源元件（振蕩源、驅(qū)動器或扇出門、分頻器等）將增加ADC的時鐘輸入引腳處的總抖動量。圖16示出，增加兩個門（每個門貢獻700 fs的抖動）到具有300 fs抖動的時鐘源中，在140 MHz頻率下會使分辨率從約12 bit下降到小于10 bit。

圖16. 多個驅(qū)動器門增加抖動并且減小SNR

因此，使時鐘信號鏈路中的元件數(shù)目最小有助于降低總的RSS抖動。

還應(yīng)當注意所選擇的時鐘門的類型。如果希望在較高的模擬輸入頻率下獲得較好的性能，則簡單的邏輯門可能不是最佳選擇。最好仔細閱讀候選器件的技術(shù)資料并理解相關(guān)的參數(shù)，如抖動和偏移。當這些器件與抖動特別低的時鐘源一起工作時，這是非常重要的。例如，在圖17中，時鐘源A具有800 fs的抖動，時鐘源B具有125 fs的抖動。使用晶體濾波器可以將其抖動分別減少到175 fs和60 fs。然而，分頻器（或者具有類似抖動參數(shù)的門電路）可能使抖動均增加到200 fs以上。這再次說明了在時鐘信號鏈路中正確選擇和放置時鐘驅(qū)動器的重要性。

圖17. 門電路將增加抖動

另一種常見方法，即使用FPGA，并不能實現(xiàn)技術(shù)資料上的性能。FPGA（其常具有提供分頻的數(shù)字時鐘管理器（DCM））可以用作一個靈活的門驅(qū)動器。然而，如圖18所示，使用AD9446-80（80 MSPS ADC）進行測試，該方法導致SNR顯著下降；例如，能夠?qū)崿F(xiàn)13 bit的ENOB。紅色曲線為使用高性能振蕩器時的基線