13bit 40MS/s流水線ADC中的采樣保持電路設計

　　采樣開關的性能在采樣保持電路中占有十分重要的地位，對于一個簡單的NMOS開關，開關導通時其導通電阻Ron為：

　　可見,導通Ron是一個與輸入信號Vin相關的非線性電阻，這將在輸出信號中引入諧波失真 [5]。本文采用如圖4(a)所示的柵壓自舉開關，開關的導通電阻隨輸入信號幅值變化的曲線圖如圖4(b)所示，曲線的斜率大約為11 Ω/V，其導通電阻隨輸入信號幅值的變化較小，具有較高的線性度。

　　4 仿真結果

　　采用TSMC的0.18 μm工藝對電路進行了設計，電源電壓為3.3 V，采樣時鐘為40 MHz，采用Spectre對電路進行了仿真。在采樣保持電路的輸入端加一值為1 V的階躍信號，其瞬態仿真結果如圖5所示。從圖中分析得出，在保持相結束時刻，采樣保持電路的輸出幅值為1.000 08 V，與理想電壓的誤差為0.08 mV，建立精度達到了0.008%。圖6所示為信號的頻譜分析，輸入峰-峰值為2 V，頻率為1.992 187 5 MHz的正弦信號。對輸出信號進行4 096點的FFT， 結果顯示, 其SNDR為84.8 dB，SFDR為92 dB,有效位數為13.8 bit，能夠勝任13 bit 40 MHz流水線型ADC對前端采樣保持結構的要求。整個采樣保持電路消耗的平均電流為8.501 mA。